外观
<synced_reference src-block-id="RDccdj1j9sRe4obbunBcGibYnkd" src-token="ByQPdCpKLoe1cwxPOJBcVnRnnIg"></synced_reference>
AMD ARTIX-7系列的高端FPGA开发平台（型号：AX7035）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。
这款ARTIX-7 FPGA开发平台采用AMD的ARTIX-7芯片，开发板的外围设计了丰富的外围接口，比如一路HDMI输入接口，一路HDMI输出接口，一路千兆以太网接口，一路USB2.0接口，Uart接口，下载器接口和两路40针扩展口等等。满足用户各种高速数据传输，视频处理和工业控制的要求，是一款"全能级“的FPGA开发平台。为高速视频传输，数据通信，图像处理及数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事FPGA开发的学生、工程师等群体。
图0-0 AX7035开发板
开发板
在这里，对这款AX7035 FPGA开发平台进行简单的功能介绍。
此款开发板使用的是AMD公司的ARTIX-7系列的FPGA芯片，型号为XC7A35T-2FGG484I，484个引脚的FBGA封装。FPGA芯片连接了一个256M字节的DDR3存储芯片，实现FPGA和DDR3之间的高速数据读写，数据位宽为16位，DDR的读写时钟频率达到400Mhz，整个系统的带宽高达12.8Gb/s（800M*16bit)，满足数据处理过程中对数据缓冲区的需求。一片128Mbit的QSPI FLASH作为FPGA的配置芯片，用于存储FPGA的配置文件和一些用户数据。
开发板上扩展了丰富的外围接口，其中包含一路HDMI输出接口和一路HDMI输入接口、一路千兆以太网接口、一路USB2.0接口、一路UART串口接口、一路SD卡接口、两路40针的扩展口和一些按键LED及EEPROM和传感器电路。
下图为整个开发系统的结构示意图：
图1-1 AX7035开发板结构图
通过这个示意图，我们可以看到，我们这个开发平台所能实现的功能。
- AMD ARTIX-7系列FPGA芯片XC7A35T-2FGG484I
- 一片大容量的2Gbit（256MB）高速DDR3 SDRAM,可作为FPGA芯片数据的缓存;
- 一片128Mbit的QSPI FLASH, 可用作FPGA芯片的配置文件和用户数据的存储;
- 板载一个50Mhz的有源晶振，给FPGA系统提供稳定的时钟源；
- 一路10/100M/1000M以太网RJ-45接口
千兆以太网接口芯片采用Micrel公司的KSZ9031RNX以太网PHY芯片为用户提供网络通信服务。KSZ9031RNX 芯片支持10/100/1000 Mbps网络传输速率; 全双工和自适应。
- 一路HDMI 图像视频输出接口
最高支持1080P@60Hz输出，支持不同格式的数据输出。
- 一路HDMI 图像视频输入接口
最高支持720P@60Hz输入，支持不同格式的数据输入。
- 一路高速USB2.0接口
使用FTDI Chip公司的FT232H 单通道USB芯片，可用于开发板和PC之间的USB2.0高速通信，最高速度达480Mb/s。
- 一路USB Uart接口
一路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。
- Micro SD卡座
一路Micro SD卡座，支持SD模式和SPI模式。
- 一个6位数码管，可以动态显示6位数字。
- 温湿度传感器
板载一片温湿度传感器芯片LM75，用于检测板子周围环境的温度和湿度。
- 二路40针扩展口
预留2个40针2.54mm间距的扩展口，可以外接的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。
- 一路FPC扩展口
预留1个15针FPC扩展口，用于连接用户的MIPI摄像头模块。
- 一路JTAG口，可对FPGA系统进行调试和下载。
- 按键和LED灯
1个复位按键，4个用户按键；1个电源指示灯，1个DONE配置指示灯，2个串口发送和接收指示灯，4个用户LED灯。
结构尺寸
开发板的尺寸为精简的130mm x 90mm, PCB采用8层板设计。板子四周有4个螺丝定位孔，用于固定开发板，定位孔的孔径为3.5mm(直径），资料中提供dxf结构图。
图2-1 结构图
电源
电源输入：开发板供电电压为DC5V，请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。开发板上的电源设计示意图如下:
图3-1 原理图中电源接口部分
开发板通过+5V供电, 通过四路DC/DC电源芯片TLV62130RGT转化成+3.3V，+1.5V，+1.8V，+1.0V四路电源， 每路输出电流可高达3A。通过一路LDO SPX3819M5-3-3产生VCCIO电源，VCCIO最要是针对FPGA的BANK16进行供电，通过更换其它的LDO芯片，使得BANK16的IO适应不同的电压标准。1.5V通过TI的TPS51200生成DDR3需要的VTT和VREF电压, 另外1.5V通过一个LDO芯片TPS74701产生1.2V给网络接口芯片提供电源。各个电源分配的功能如下表所示：
| 电源 | 功能 |
|---|---|
| +3.3V | FPGA的VCCIO, 以太网，串口，HDMI, 传感器，FLASH, EEPROM以及SD card |
| +1.8V | FPGA的辅助电压VCCAUX, VCCBATT以及ADC电源VCCADC |
| +1.0V | FPGA的核心电压VCCINT, VCCBRAM |
| +1.5V | DDR3, FPGA的Bank34 |
| VREF, VTT | DDR3 |
| VCCIO | FPGA Bank16 |
表3-1 电源接口功能
因为ARTIX-7的FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照FPGA的电源要求设计，上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO。
FPGA
前面已经介绍过了，我们所使用的FPGA型号为XC7A35T-2FGG484I，属于AMD公司Artix-7系列的产品，速度等级为2，温度等级为工业级。此型号为FGG484封装，484个引脚。AMD ARTIX-7 FPGA的芯片命名规则如下：
图4-1 型号命名规则定义
图4-2为开发板所用的FPGA芯片实物图。
图4-2 FPGA芯片实物
其中FPGA芯片XC7A35T的主要参数如下所示：
| 名称 | 具体参数 |
|---|---|
| 逻辑单元Logic Cells | 33,280 |
| 查找表(Slices) | 5,200 |
| 触发器(CLB flip-flops) | 41,600 |
| Block RAM（kb）大小 | 1,800 |
| DSP处理单元（DSP Slices） | 90 |
| 速度等级 | -2 |
| 温度等级 | 工业级 |
表4-1 芯片参数
FPGA供电系统
Artix-7 FPGA电源有VCCINT, VCCBRAM, VCCAUX, VCCO, VMGTAVCC和VMGTAVTT。VCCINT为FPGA内核供电引脚，需接1.0V；VCCBRAM,为FPGA Block RAM的供电引脚；接1.0V；VCCAUX为FPGA辅助供电引脚, 接1.8V；VCCO为FPGA的各个BANK的电压，包含BANK0,BANK14\~16, BANK34\~35，在AX7035开发板上，BANK34因为需要连接DDR3，BANK的电压连接的是1.5V，其它BANK的电压都是3.3V，其中BANK16的VCCO是由LDO供电，可以通过更换LDO芯片更改BANK的电平。因为这里没有用到GTP的功能，所以GTP的电源我们不需要提供。
Artix-7 FPGA系统要求上电顺序分别为先VCCINT供电，再是VCCBRAM, 然后是VCCAUX，最后为VCCO。如果VCCINT和VCCBRAM的电压一样，可以同时上电。断电的顺序则相反。
50M有源晶振
开发板上提供一个Sitime公司的50M有源晶振给FPGA作为系统时钟输入。晶振输出连接到FPGA的全局时钟(GCLK Pin Y18)，这个GCLK可以用来驱动FPGA内的用户逻辑电路，用户可以通过配置FPGA内部的PLL和MMCM来实现更高的时钟。
图5-1 50M有源晶振
图5-2为有源晶振实物图
图5-2 50M有源晶振实物图
时钟引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| FPGA_GCLK1 | Y18 |
表5-1 50M有源晶振引脚分配
DDR3
AX7035板上配有一个Micron(美光）的2Gbit（256MB）的DDR3芯片,型号为MT41J128M16HA-125。DDR的总线宽度共为16bit。DDR3 SDRAM的最高运行时钟速度可达400MHz(数据速率800Mbps)。该DDR3存储系统直接连接到了FPGA的BANK 34的存储器接口上。DDR3 SDRAM的具体配置如下表6-1所示。
| 位号 | 芯片类型 | 容量 | 厂家 |
|---|---|---|---|
| U4 | MT41J128M16HA-125 | 128M x 16bit | micron |
表6-1 DDR3 SDRAM配置
DDR3的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制， 保证DDR3的高速稳定的工作。
DDR3 DRAM的硬件连接示意图如图6-1所示:
图6-1 DDR3 DRAM原理图示意图
图6-2为DDR3 DRAM实物图
图 6-2 DDR3 DRAM实物图
**DDR3 DRAM引脚分配：**
| 信号名称 | FPGA引脚名 | FPGA管脚号 |
|---|---|---|
| DDR3_LDQS_P | IO_L9P_T1_DQS_34 | Y3 |
| DDR3_LDQS_N | IO_L9N_T1_DQS_34 | AA3 |
| DDR3_UDQS_P | IO_L3P_T0_DQS_34 | R3 |
| DDR3_UDQS_N | IO_L3N_T0_DQS_34 | R2 |
| DDR3_DQ[0] | IO_L12P_T1_MRCC_34 | V4 |
| DDR3_DQ [1] | IO_L8N_T1_34 | AB2 |
| DDR3_DQ [2] | IO_L8P_T1_34 | AB3 |
| DDR3_DQ [3] | IO_L7P_T1_34 | AA1 |
| DDR3_DQ [4] | IO_L10P_T1_34 | AA5 |
| DDR3_DQ [5] | IO_L11P_T1_SRCC_34 | Y4 |
| DDR3_DQ [6] | IO_L10N_T1_34 | AB5 |
| DDR3_DQ [7] | IO_L11N_T1_SRCC_34 | AA4 |
| DDR3_DQ [8] | IO_L2N_T0_34 | V2 |
| DDR3_DQ [9] | IO_L5N_T0_34 | Y1 |
| DDR3_DQ [10] | IO_L1N_T0_34 | U1 |
| DDR3_DQ [11] | IO_L4N_T0_34 | Y2 |
| DDR3_DQ [12] | IO_L1P_T0_34 | T1 |
| DDR3_DQ [13] | IO_L5P_T0_34 | W1 |
| DDR3_DQ [14] | IO_L2P_T0_34 | U2 |
| DDR3_DQ [15] | IO_L6P_T0_34 | U3 |
| DDR3_LDM | IO_L7N_T1_34 | AB1 |
| DDR3_UDM | IO_L4P_T0_34 | W2 |
| DDR3_A[0] | IO_L22P_T3_34 | AA8 |
| DDR3_A[1] | O_L14N_T2_SRCC_34 | U5 |
| DDR3_A[2] | IO_L24N_T3_34 | Y9 |
| DDR3_A[3] | IO_L23P_T3_34 | Y8 |
| DDR3_A[4] | IO_L16N_T2_34 | V5 |
| DDR3_A[5] | IO_L19N_T3_VREF_34 | W7 |
| DDR3_A[6] | IO_L16P_T2_34 | U6 |
| DDR3_A[7] | IO_L19P_T3_34 | V7 |
| DDR3_A[8] | IO_L14P_T2_SRCC_34 | T5 |
| DDR3_A[9] | O_L24P_T3_34 | W9 |
| DDR3_A[10] | IO_L18N_T2_34 | AA6 |
| DDR3_A[11] | IO_L17N_T2_34 | T6 |
| DDR3_A[12] | IO_L18P_T2_34 | Y6 |
| DDR3_A[13] | IO_L17P_T2_34 | R6 |
| DDR3_BA[0] | IO_L22N_T3_34 | AB8 |
| DDR3_BA[1] | IO_L15N_T2_DQS_34 | W5 |
| DDR3_BA[2] | IO_L23N_T3_34 | Y7 |
| DDR3_S0 | IO_25_34 | U7 |
| DDR3_RAS | IO_L20P_T3_34 | AB7 |
| DDR3_CAS | IO_L13N_T2_MRCC_34 | T4 |
| DDR3_WE | IO_L15P_T2_DQS_34 | W6 |
| DDR3_ODT | IO_L20N_T3_34 | AB6 |
| DDR3_RESET | IO_0_34 | T3 |
| DDR3_CLK_P | IO_L21P_T3_DQS_34 | V9 |
| DDR3_CLK_N | IO_L21N_T3_DQS_34 | V8 |
| DDR3_CKE | IO_L13P_T2_MRCC_34 | R4 |
表6-2 DDR3 SDRAM引脚分配
QSPI Flash
开发板上使用了一片128Mbit大小的QSPI FLASH芯片，型号为N25Q128，它使用3.3V CMOS电压标准。由于它的非易失特性，在使用中， QSPI FLASH可以作为FPGA系统的启动镜像。这些镜像主要包括FPGA的bit文件、 软核的应用程序代码以及其它的用户数据文件。
QSPI FLASH的具体型号和相关参数见下表
| 位号 | 芯片类型 | 容量 | 厂家 |
|---|---|---|---|
| U8 | N25Q128 | 128M Bit | Numonyx |
表7-1 QSPI Flash的型号和参数
QSPI FLASH连接到FPGA芯片的BANK0和BANK14的专用管脚上，其中时钟管脚连接到BANK0的CCLK0上，其它数据和片选信号分别连接到BANK14的D00~D03和FCS管脚上。图7-1为QSPI Flash在硬件连接示意图。
图 7-1 QSPI Flash连接示意图
配置芯片引脚分配：
| 信号名称 | FPGA引脚名 | FPGA管脚号 |
|---|---|---|
| QSPI_CLK | CCLK_0 | L12 |
| QSPI_CS | IO_L6P_T0_FCS_B_14 | T19 |
| QSPI_DQ0 | IO_L1P_T0_D00_MOSI_14 | P22 |
| QSPI_DQ1 | IO_L1N_T0_D01_DIN_14 | R22 |
| QSPI_DQ2 | IO_L2P_T0_D02_14 | P21 |
| QSPI_DQ3 | IO_L2N_T0_D03_14 | R21 |
表7-2 QSPI Flash引脚分配
图7-2为开发板上QSPI Flash的实物图
图7-2 QSPI FLASH部分实物图
千兆以太网接口
AX7035开发板上通过一片Micrel公司的KSZ9031RNX以太网PHY芯片为用户提供网络通信服务。以太网PHY芯片是连接到ARTIX7 FPGA的IO接口上。KSZ9031RNX芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟FPGA进行数据通信。KSZ9031RNX支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。
KSZ9031RNX上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表8-1 描述了GPHY芯片上电之后的默认设定信息。
| 配置Pin脚 | 说明 | 配置值 |
|---|---|---|
| PHYAD[2:0] | MDIO/MDC 模式的PHY地址 | PHY Address 为 001 |
| CLK125_EN | 使能125Mhz时钟输出选择 | 使能 |
| LED_MODE | LED灯模式配置 | 单个LED灯模式 |
| MODE0~MODE3 | 链路自适应和全双工配置 | 10/100/1000自适应，兼容全双工、半双工 |
表8-1 PHY芯片默认配置值
当网络连接到千兆以太网时，FPGA和PHY芯片KSZ9031RNX的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。
当网络连接到百兆以太网时，FPGA和PHY芯片KSZ9031RNX的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。
图8-1为FPGA与以太网PHY芯片连接示意图:
图8-1 FPGA与PHY芯片连接示意图
图8-2为以太网PHY芯片的实物图
图8-2 以太网PHY芯片实物图
以太网PHY的FPGA引脚分配如下：
| 信号名称 | FPGA引脚号 | 备注 |
|---|---|---|
| E1_GTXC | L14 | RGMII 发送时钟 |
| E1_TXD0 | J21 | 发送数据bit０ |
| E1_TXD1 | M20 | 发送数据bit1 |
| E1_TXD2 | L18 | 发送数据bit2 |
| E1_TXD3 | L20 | 发送数据bit3 |
| E1_TXEN | L19 | 发送使能信号 |
| E1_RXC | K18 | RGMII接收时钟 |
| E1_RXD0 | K19 | 接收数据Bit0 |
| E1_RXD1 | M15 | 接收数据Bit1 |
| E1_RXD2 | J17 | 接收数据Bit2 |
| E1_RXD3 | J20 | 接收数据Bit3 |
| E1_RXDV | M21 | 接收数据有效信号 |
| E1_MDC | K17 | MDIO管理时钟 |
| E1_MDIO | K16 | MDIO管理数据 |
| E1_RESET | L15 | PHY芯片复位 |
表8-2 以太网引脚分配
HDMI输出接口
AX7035开发板上HDMI输出接口的实现是通过FPGA的差分IO直接连接到HDMI接口的差分信号和时钟，在FPGA内部实现数据进行编码和并行转差分转换后对HMDI信号的差分输出，实现HDMI数字视频输出的传输解决方案，最高支持1080P@60Hz输出的功能。
HDMI的差分驱动信号通过FPGA的BANK35上IO输出，在信号接口处我们加了ESD保护器件，另外HPD(hot plug detect)信号作为用来检测外部HDMI显示设备是否插入，图9-1为HDMI输出设计的原理图。
图9-1 HDMI输出接口原理图
开发板在作为HDMI显示的输出设备时,需要提供给HDMI显示设备一个+5V的电源，当HDMI1_OUT_EN信号为高时，输出+5V电源给外部HDMI设备。电源输出控制电路如图9-2所示
图9-2 HDMI +5V输出电路
另外HMDI主设备会通过IIC总线读取HDMI显示设备的EDID设备信息。FPGA的管脚电平是3.3V, 但HDMI的电平是+5V, 这里我们需要电平转换芯片GTL2002D来连接。IIC的转换电路如图9-3所示
图9-3 GTL2002D电平转换电路
图9-4 为HDMI输出接口的实物图
图9-4 HDMI输出接口实物图
FPGA引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| HDMI1_CLK_P | E1 |
| HDMI1_CLK_N | D1 |
| HDMI1_D0_P | G1 |
| HDMI1_D0_N | F1 |
| HDMI1_D1_P | H2 |
| HDMI1_D1_N | G2 |
| HDMI1_D2_P | K1 |
| HDMI1_D2_N | J1 |
| HDMI1_SCL | P4 |
| HDMI1_SDA | N3 |
| HDMI1_OUT_EN | M6 |
| HDMI1_HPD | P5 |
表9-1 HDMI输出接口引脚分配
图9-5 为HDMI输入接口的实物图
图9-5 HDMI输入接口实物图
HDMI（也可作为输出）
AX7035开发板上HDMI2接口（J7）是既可以作为HDMI输入，也可以作为HDMI输出。默认我们把HDMI2接口是作为HDMI输入使用。HDMI接口的数据差分信号和时钟信号直接连接到FPGA的差分IO，在FPGA内部实现HMDI信号的差分转并行再进行解码，实现HDMI数字视频输入的传输解决方案，最高支持720P@60Hz输入的功能。
HDMI的差分驱动信号通过FPGA的BANK35上IO输入，在信号接口处我们加了ESD保护器件，另外HPD(hot plug detect)信号作为HDMI的从设备进行输出，高电平表示HDMI显示从设备已经插入。图10-1为HDMI输入设计的原理图。
图10-1 HDMI输入接口原理图
开发板在作为HDMI显示的输入设备时, HDMI1_5V的电源是由外面的主设备提供，这里需要对HDMI2_OUT_EN的信号置低，不使能U20芯片输出5V。HDMI2电源控制电路如图10-2所示
图10-2 HDMI2电源控制电路
另外HMDI主设备会通过IIC总线读取HDMI从设备的EDID设备信息。FPGA的管脚电平是3.3V, 但HDMI的电平是+5V, 这里我们需要电平转换芯片GTL2002D来连接。IIC的转换电路如图10-3所示
图10-3 GTL2002D电平转换电路
图10-4 为HDMI2输入接口的实物图
图10-4 HDMI1输入接口实物图
FPGA引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| HDMI2_CLK_P | K4 |
| HDMI2_CLK_N | J4 |
| HDMI2_D0_P | M1 |
| HDMI2_D0_N | L1 |
| HDMI2_D1_P | P2 |
| HDMI2_D1_N | N2 |
| HDMI2_D2_P | R1 |
| HDMI2_D2_N | P1 |
| HDMI2_SCL | N5 |
| HDMI2_SDA | L6 |
| HDMI2_OUT_EN | P6 |
| HDMI2_HPD | M5 |
表10-1 GTL2002D引脚分配
USB2.0通信接口
AX7035采用了FTDI Chip公司的FT232H单通道高速USB芯片为开发板实现和电脑之间的USB2.0数据通信。最高USB2.0高速通信（480Mb/s）和全速通信（12Mb/s），数据接口支持不同的数据通信模式（FIFO，I2C，SPI, JTAG）, 上电后读取外置的EEPROM配置内容来决定数据通信模式，也可以通过PC方便的修改配置方式。USB芯片的接口管脚的功能是复用的，具体请参考FT232H的芯片手册。
USB芯片FT232H的数据接口信号与FPGA的IO相连，通过FPGA的编程来对FT232H进行数据通信，FT232H的硬件连接是按照FT245同步FIFO接口方式连接的。如图11-1所示。
图11-1 USB2.0接口原理图
USB2.0接口在扩展板的实物图如下图11-2所示:
图11-2 USB2.0接口实物图
FPGA引脚分配：
| 引脚名称 | FPGA引脚 | 说明 |
|---|---|---|
| USB_FD0 | K22 | USB2.0的数据bit0 |
| USB_FD1 | K21 | USB2.0的数据bit1 |
| USB_FD2 | J22 | USB2.0的数据bit2 |
| USB_FD3 | H18 | USB2.0的数据bit3 |
| USB_FD4 | H22 | USB2.0的数据bit4 |
| USB_FD5 | J15 | USB2.0的数据bit5 |
| USB_FD6 | H20 | USB2.0的数据bit6 |
| USB_FD7 | G20 | USB2.0的数据bit7 |
| USB_RXF | H19 | 低表示接收FIFO数据可读 |
| USB_TXE | H15 | 低表示发送FIFO数据可以写 |
| USB_RD | L21 | 数据接收FIFO读信号，低有效 |
| USB_WR | G17 | 数据发送FIFO写信号，低有效 |
| USB_SIWUA | H17 | 立刻发送/唤醒功能 |
| USB_CLKOUT | J19 | 60MHz的时钟输出 |
| USB_OE | G18 | USB数据输出使能 |
表11-1 USB2.0接口引脚分配
SD卡槽
SD卡(Secure Digital Memory Card)是一种基于半导体闪存工艺的存储卡，1999年由日本松下主导概念，参与者东芝和美国SanDisk公司进行实质研发而完成。2000年这几家公司发起成立了SD协会(Secure Digital Association简称SDA)，阵容强大，吸引了大量厂商参加。其中包括IBM，Microsoft，Motorola，NEC、Samsung等。在这些领导厂商的推动下，SD卡已成为目前消费数码设备中应用最广泛的一种存储卡。
SD卡是现在非常常用的存储设备，我们扩展出来的SD卡，支持SD和SPI模式，使用的SD卡为MicroSD卡。原理图如下图12-1所示。
图12-1 SD卡槽原理图
SD卡槽位于开发板的背面，下图为AX7035开发板的SD卡槽实物图
图12-2 SD卡槽实物图
SD卡槽引脚分配
| SPI模式 | |
| 引脚名称 | FPGA引脚 |
| SD_CLK | N15 |
| SD_CMD | P15 |
| SD_DAT0 | P16 |
| SD_DAT1 | R17 |
| SD_DAT2 | N14 |
| SD_DAT3 | N13 |
| SD_CD_N | R16 |
表12-1 SD卡引脚分配
USB转串口
AX7035开发板包含了Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行串口数据通信 。
USB Uart电路设计的示意图如下图所示:
图13-1 USB转串口示意图
下图为USB转串口的实物图
图13-2 USB转串口实物图
同时对串口信号设置了2个PCB上丝印为TXD和RXD的LED指示灯， TXD和RXD LED灯会指示串口是否有数据发出或者是否有数据接受，如下图所示，
图13-3 USB转串口信号指示灯
UART转串口的FPGA引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| UART_RXD | G15 |
| UART_TXD | G16 |
表13-1 USB转串口引脚分配
EEPROM 24LC04
AX7035开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），由2个256byte的block组成,通过IIC总线进行通信。板载EEPROM就是为了学习IIC总线的通信方式。EEPROM的I2C信号连接的FPGA的IO口上。下图14-1为EEPROM的设计示意图
图14-1 EEPROM原理图部分
下图为EEPROM实物图
图14-2 EEPROM实物图
EEPROM引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| EEPROM_I2C_SCL | N18 |
| EEPROM_I2C_SDA | N19 |
表14-1 EEPROM引脚分配
数码管
AX7035开发板上有6位数码管，用来显示数字信息。我们采用的数码管为6位一体的八段数码管，一位数码管的段结构图15.1所示
图15.1 数码管的段结构
我们使用的是共阳极数码管，当某一字段对应的引脚为低电平时，相应字段就点亮，当某一字段对应的引脚为高电平时，相应字段就不亮。
说完上面的原理图，我们来看我们开发板上的设计。
六位一体数码管是属于动态显示，由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位数码管并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。
六位一体数码管的相同的段都接在了一起，一共是8个引脚，然后加上6个控制信号引脚，一共是14个引脚，如图15.2所示，其中DIG[0..7]是对应数码管的A,B,C,D,E,F,G,H(即点DP)；SEL[0..5]是六个数码管的六个控制引脚，也是低电平有效，当控制引脚为低电平时，对应的数码管有了供电电压，这样数码管才能点亮，否则无论数码管的段如何变化，也不能点亮对应的数码管。
图15.2 数码管原理图
图15.3为数码管实物图
图15.3 数码管实物图
数码管引脚分配
| 引脚名称 | FPGA引脚 | 备注 |
|---|---|---|
| DIG0 | J5 | 对应段A |
| DIG1 | M3 | 对应段B |
| DIG2 | J6 | 对应段C |
| DIG3 | H5 | 对应段D |
| DIG4 | G4 | 对应段E |
| DIG5 | K6 | 对应段F |
| DIG6 | K3 | 对应段G |
| DIG7 | H4 | 对应点DP |
| SEL0 | M2 | 从右面数第一个数码管 |
| SEL1 | N4 | 从右面数第二个数码管 |
| SEL2 | L5 | 从右面数第三个数码管 |
| SEL3 | L4 | 从右面数第四个数码管 |
| SEL4 | M16 | 从右面数第五个数码管 |
| SEL5 | M17 | 从右面数第六个数码管 |
表15-2 数码管引脚分配
温度
AX7035开发板上安装了一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75。LM75芯片的温度精度为0.5度,传感器和FPGA直接为I2C数字接口， FPGA通过I2C接口来读取当前开发板附近的温度。下图16-1为LM75传感器芯片的设计示意图
图16-1 LM75传感器原理图部分
下图为LM75传感器实物图
图16-2 LM75传感器实物图
LM75传感器引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| LM75_SCL | M22 |
| LM75_SDA | N22 |
表16-1 LM75传感器引脚分配
2.54mm扩展口
AX7035开发板上预留2个2.54mm标准间距的40针的扩展口J9和J10，用于连接黑金的各种扩展模块或者用户自己设计的外面电路，其中扩展口J9的信号因为连接到FPGA的BANK16上，所以可以通过更换LDO芯片（U27）来匹配不同电平标准。J10的IO信号连接到FPGA的BANK14上，所以J10的IO电平标准固定为3.3V。
每路扩展口有40个信号，其中，5V电源1路（输出），3.3V电源2路（输出），地3路，双向IO口34路。切勿IO直接跟5V设备直接连接，以免烧坏FPGA。如果要接5V设备，需要接电平转换芯片。
在扩展口和FPGA连接之间串联了33欧姆的排阻，用于保护FPGA以免外界电压或电流过高造成损坏，扩展口(J9)的电路如下图17-1所示
图17-1扩展口J9原理图
下图为J9扩展口实物图，扩展口的Pin1，Pin2已经在板上标示出。
图17-2扩展口J9实物图
J9扩展口FPGA的引脚分配
| 引脚编号 | FPGA引脚 | 引脚编号 | FPGA引脚 |
|---|---|---|---|
| 1 | GND | 2 | +5V |
| 3 | D16 | 4 | E16 |
| 5 | F14 | 6 | F13 |
| 7 | E14 | 8 | E13 |
| 9 | D15 | 10 | D14 |
| 11 | B13 | 12 | C13 |
| 13 | A14 | 14 | A13 |
| 15 | C15 | 16 | C14 |
| 17 | A16 | 18 | A15 |
| 19 | B16 | 20 | B15 |
| 21 | B18 | 22 | B17 |
| 23 | A19 | 24 | A18 |
| 25 | C19 | 26 | C18 |
| 27 | A20 | 28 | B20 |
| 29 | C17 | 30 | D17 |
| 31 | D19 | 32 | E19 |
| 33 | E18 | 34 | F18 |
| 35 | E17 | 36 | F16 |
| 37 | GND | 38 | GND |
| 39 | +3.3V | 40 | +3.3V |
表17-1 扩展口J9引脚分配
扩展口(J10)的电路如下图17-3所示
图17-3扩展口J10原理图
下图为J10扩展口实物图，扩展口的Pin1，Pin2已经在板上标示出。
图17-4扩展口J10实物图
J10扩展口FPGA的引脚分配
| 引脚编号 | FPGA引脚 | 引脚编号 | FPGA引脚 |
|---|---|---|---|
| 1 | GND | 2 | +5V |
| 3 | P17 | 4 | N17 |
| 5 | R19 | 6 | P19 |
| 7 | T18 | 8 | R18 |
| 9 | U21 | 10 | T21 |
| 11 | V22 | 12 | U22 |
| 13 | V20 | 14 | U20 |
| 15 | W22 | 16 | W21 |
| 17 | Y22 | 18 | Y21 |
| 19 | AA21 | 20 | AA20 |
| 21 | AB22 | 22 | AB21 |
| 23 | AB20 | 24 | AA19 |
| 25 | W20 | 26 | W19 |
| 27 | AB18 | 28 | AA18 |
| 29 | V19 | 30 | V18 |
| 31 | W17 | 32 | V17 |
| 33 | U18 | 34 | U17 |
| 35 | R14 | 36 | P14 |
| 37 | GND | 38 | GND |
| 39 | +3.3V | 40 | +3.3V |
表17-2 扩展口J10引脚分配
FPC扩展口
AX7035开发板上预留1个15针FPC的扩展口J8, 通过15线1mm间距的FPC排线连接外部模块（比如MIPI摄像头）。扩展口有3对差分信号，4个控制信号，一路3.3V电源（输出），地4路。
FPC扩展口(J8)的电路如下图18-1所示：
图18-1 FPC扩展口J8原理图
下图为J8 FPC扩展口实物图。
图18-2扩展口J8实物图
J8 FPC扩展口FPGA的引脚分配
| 引脚编号 | 信号网络名称 | FPGA引脚 |
|---|---|---|
| 1 | GND | - |
| 2 | MIPI_LAN0_N | D2 |
| 3 | MIPI_LAN0_P | E2 |
| 4 | GND | - |
| 5 | MIPI_LAN1_N | E3 |
| 6 | MIPI_LAN1_P | F3 |
| 7 | GND | - |
| 8 | MIPI_CLK_N | G3 |
| 9 | MIPI_ CLK _P | H3 |
| 10 | GND | - |
| 11 | CAM_GPIO | H13 |
| 12 | CAM_CLK | H14 |
| 13 | CAM_SCL | J14 |
| 14 | CAM_SDA | G13 |
| 15 | +3.3V | - |
表18-1 FPC扩展口引脚分配
JTAG接口
AX7035开发板预留了一个JTAG接口，用于下载程序到FPGA或者固化程序到板上的FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免FPGA的损坏。
图19-1 原理图中JTAG接口部分
下图为扩展板上JTAG接口实物图，JTAG线插拔的时候注意不要热插拔，连接JTAG排线时注意不要插反。
图19-2 JTAG接口实物图
用户按键
开发板上含有一个复位按键RESET和四个用户按键KEY1~KEY4，五个按键都连接到FPGA的普通的IO上，按键低电平有效，当按键按下，FPGA的IO输入电压为低，当没有按键按下时，FPGA的IO输入电压为高。按键部分电路如下图20-1所示
图20-1 按键硬件设计示意图
图20-2为扩展板上5个用户按键实物图
图20-2 按键实物图
按键FPGA引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| KEY1 | M13 |
| KEY2 | K14 |
| KEY3 | K13 |
| KEY4 | L13 |
| RESET | F20 |
表20-1按键引脚分配
LED灯
开发板上有7个红色LED灯，其中1个是电源指示灯(PWR)，1个是配置指示灯（DONE），2个是USB Uart的数据接收和发送指示灯， 4个是用户LED灯（LED1~LED4）。当开发板供电后，电源指示灯会亮起， 当FPGA配置成功时DONE LED灯会亮起，。用户LED1~LED4连接到FPGA的普通IO，当连接用户LED灯的IO电压配置为低电平时，用户LED灯点亮，当连接IO电压为配置为高电平时，用户LED会被熄灭。
LED灯硬件连接的示意图如图21-1所示
图21-1 LED灯硬件设计示意图
图21-2为扩展板上2个用户LED灯实物图
图21-2用户LED灯实物图
按键FPGA引脚分配：
| 引脚名称 | FPGA引脚 |
|---|---|
| LED1 | F19 |
| LED2 | E21 |
| LED3 | D20 |
| LED4 | C20 |
表21-1 LED灯引脚分配