ALINX 产品手册

外观

Z7-P开发板用户手册

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芯驿电子科技（上海）有限公司 基于AMD Zynq UltraScale+ MPSoCs开发平台的开发板（型号：Z7-P）2022款正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款MPSoCs开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。核心板使用AMD Zynq UltraScale+ EV芯片ZU7EV的解决方案，它采用Processing System(PS)+Programmable Logic(PL)技术将四核ARM Cortex-A53 和FPGA 可编程逻辑集成在一颗芯片上。另外核心板上PS端带有4片共4GB高速DDR4 SDRAM芯片，1片32GB的eMMC存储芯片和2片256Mb的QSPI FLASH芯片；核心板上PL端带有4片共4GB的DDR4 SDRAM芯片 。

在底板设计上我们为用户扩展了丰富的外围接口，比如1路FMC HPC、1路M.2 SSD接口、1路mini_DP接口、1路USB3.0Type-C接口、1个40针扩展口、2路千兆以太网接口、2路UART接口、1路PCIEX8金手指、1路TF卡接口等。满足用户各种高速数据交换，数据存储，视频传输处理，深度学习，人工智能以及工业控制的要求，是一款"专业级“的ZYNQ开发平台。为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事MPSoCs开发的学生、工程师等群体。

图片展示了一块Z7-P开发板的正面视图，板上标有“ALINX”字样，中央有一个黑色散热风扇，周围分布着多个接口和连接器，包括FMC HPC接口、mini_DP接口、USB3.0Type-C接口、40针扩展口、千兆以太网接口、UART接口、PCIEX8金手指和TF卡接口等。这些丰富的外围接口设计满足了用户在高速数据交换、数据存储、视频传输处理、深度学习、人工智能以及工业控制等方面的需求。图片通过直观展示开发板的接口布局，为用户提供了清晰的参考，帮助他们更好地理解开发板的功能和使用场景。

图0-1-1 Z7-P开发板

一、开发板简介 ​

在这里，对这款Z7-P MPSoCs开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由ZU7EV + 8个DDR4 + eMMC +2个 QSPI FLASH的最小系统构成。主芯片采用AMD公司的Zynq UltraScale+ MPSoCs系列的芯片，型号为XCZU7EV- -2FFVC1156I。ZU7EV芯片可分成处理器系统部分Processor System（PS）和可编程逻辑部分Programmable Logic（PL）。 在ZU7EV芯片的PS端和PL端各挂了4片DDR4，每片DDR4容量高达1G字节，使得ARM系统和FPGA系统能独立处理和存储的数据的功能。PS端的32GB eMMC FLASH存储芯片和2片256Mb的QSPI FLASH用来静态存储MPSoCs的操作系统、文件系统及用户数据。

底板为核心板扩展了丰富的外围接口，其中包含1路FMC HPC、1路M.2 SSD接口、1路mini_DP接口、1个USB3.0接口、2路千兆以太网接口、1个FMC HPC接口、1个40针接口、2路UART接口、1路PCIEX8金手指、1个EEPROM、1个温度传感器、一些按键LED。

下图为整个开发系统的结构示意图：

图片展示了一个Z7-P开发板的结构图，核心板位于图的中心，周围连接着多个外围接口。核心板上标有XILINX UltraScale+ MPSoC XCZU7EV，下方有四个DDR4内存插槽。左侧有40针接口和FMC接口，右侧有USB3.0接口、mini_DP接口、PCIEX8金手指、M.2 SSD接口、SD卡插槽、EEPROM、温度传感器等。通过这张结构图，可以清晰地看到开发板所包含的各种接口和功能。

图1-1-1 Z7-P开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

  • ZU7EVC核心板

由ZU7EV+4GB DDR4（PS）+4GB DDR4（PL）+32GB eMMC FLASH + 512Mb QSPI FLASH组成，另外有2个晶振提供时钟，一个单端33.3333MHz晶振提供给PS系统，一个差分200MHz晶振提供给PL逻辑DDR参考时钟。

  • PCIe x8接口

支持PCI Express 3.0标准，提供标准的PCIe x8高速数据传输接口，单通道通信速率可高达8GBaud。

  • M.2接口

1路PCIEx1标准的M.2接口，用于连接M.2的SSD固态硬盘，通信速度高达6Gbps。

  • DP输出接口

1路标准的Display Port输出显示接口，用于视频图像的显示。最高支持4K@30Hz或者1080P@60Hz输出。

  • USB3.0接口

1路USB3.0接口，USB接口类型为TYPE C。支持HOST，SLAVE，OTG三种模式。

  • 千兆以太网接口

2路10/100M/1000M以太网RJ45接口，PS和PL各1路。用于和电脑或其它网络设备进行以太网数据交换。

  • USB Uart接口

2路Uart转USB接口，PS和PL各1路。用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UART芯片, USB接口采用MINI USB接口。

  • Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

  • FMC扩展口

1个标准的FMC HPC的扩展口，可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。

  • JTAG调试口

1个10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试，用户可以通过AMD下载器对ZU7EV系统进行调试和下载。

  • 温湿度传感器

板载1片温度传感器芯片LM75，用于检测板子周围环境的温度。

  • EEPROM

1片IIC接口的EEPROM 24LC04;

  • RTC实时时钟

1路内置的RTC实时时钟；

  • LED灯

7个发光二极管LED, 核心板上1个，底板上6个。核心板上1个电源指示灯。底板上有1个电源指示灯，1个DONE配置指示灯，4个用户指示灯（2个为板侧安装）。

  • 按键

3个按键，1个复位按键， 2个用户按键。

二、ACU7EVC核心板 ​

简介 ​

ACU7EVC(核心板型号，下同)核心板，ZYNQ芯片是基于AMD公司的Zynq UltraScale+ MPSoCs EV系列的XCZU7EV-2FFVC1156I。

这款核心板使用了8片Micron的DDR4芯片MT40A512M16GE,其中PS、PL端均挂载4片DDR4，组成64位数据总线带宽和4GB的容量。DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)。另外核心板上也集成了2片256MBit大小的QSPI FLASH和32GB大小的eMMC FLASH芯片，用于启动存储配置和系统文件。

为了和底板连接，这款核心板的4个板对板连接器扩展出了PS端的USB2.0接口，千兆以太网接口，SD卡接口及其它剩余的MIO口；也扩展出了4对PS MGT高速收发器接口；以及PL端的16路MGT收发器和几乎所有IO口（HP I/O:134个，HD I/O：46个），XCZU7EV芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为80*60（mm），对于二次开发来说，非常适合。

图片展示了一块ACU7EVC核心板的正面，中央为XILINX ZYNQ UltraScale™ XCZU7EV芯片，芯片四周分布着多个电子元件，包括SD卡接口、USB2.0接口、千兆以太网接口等扩展接口。核心板尺寸为80*60（mm），设计紧凑，适合二次开发。图片在文档中用于直观展示ACU7EVC核心板的外观和主要功能接口，帮助读者更好地理解其结构和应用。

图2-1-1 ACU7EVB核心板正面图

ZYNQ芯片 ​

开发板使用的是AMD公司的Zynq UltraScale+ MPSoCs EV系列的系列的芯片，型号为XCZU7EV-2FFVC1156I。ZU7EV芯片的PS系统集成了4个ARM Cortex™-A53处理器，速度高达1.3Ghz，支持2级Cache; 另外ZU7EV还包含2个Cortex-R5处理器（速度高达533Mhz）。

ZU7EV芯片支持32位或者64位的DDR4，LPDDR4，DDR3,DDR3L, LPDDR3存储芯片，在PS端带有丰富的高速接口如PCIE Gen2, USB3.0, SATA 3.1, DisplayPort；同时另外也支持USB2.0，千兆以太网，SD/SDIO，I2C，CAN，UART，GPIO等接口。PL端内部含有丰富的可编程逻辑单元，DSP和内部RAM。ZU7EV芯片的总体框图如图2-2-1所示

图片展示了ZYNQ ZU7EV芯片的总体框图，分为Processing System和Programmable Logic两大部分。Processing System包括ARM Cortex-A53和ARM Cortex-R5处理器，以及内存管理单元、图形处理单元、配置和安全单元等。Programmable Logic部分则包含存储和信号处理单元、通用I/O接口、高速连接性和视频编解码器等模块。图片在上下文中起到直观展示ZYNQ芯片内部结构和功能的作用，帮助读者更好地理解芯片的硬件配置和工作原理。

图2-2-1 ZYNQ ZU7EV芯片的总体框图

其中PS系统部分的主要参数如下：

  • ARM 四核Cortex™-A53处理器，速度高达1.3GHz，每个CPU 32KB 1级指令和数据缓存，1MB 2级缓存 2个CPU共享。
  • ARM 双核Cortex-R5处理器，速度高达533MHz，每个CPU 32KB 1级指令和数据缓存，及128K紧耦合内存。
  • 图像视频处理器Mali-400 MP2, 速度高达677MHz，64KB 2级缓存。
  • 外部存储接口，支持32/64bit DDR4/3/3L、LPDDR4/3接口。
  • 静态存储接口，支持NAND, 2xQuad-SPI FLASH。
  • 高速连接接口，支持PCIe Gen2 x4, 2xUSB3.0, Sata 3.1, DisplayPort, 4x Tri-mode Gigabit Ethernet。
  • 普通连接接口：2xUSB2.0, 2x SD/SDIO, 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO。
  • 电源管理：支持Full/Low/PL/Battery四部分电源的划分。
  • 加密算法：支持RSA, AES和SHA。
  • 系统监控：10位1Mbps的AD采样，用于温度和电压的检测。
  • 其中PL逻辑部分的主要参数如下：
  • 逻辑单元(System Logic Cells)：504K；
  • 触发器(CLB flip-flops) : 460.8K；
  • 查找表(CLBLUTs) : 230.4K；
  • Block RAM：11Mb；
  • 时钟管理单元（CMTs）: 8个
  • DSP Slices：1728个
  • GTH 16.3Gb/s收发器： 24个
  • 硬件视频编解码：1个，支持H.264、H.265编解码

XCZU7EV-2FFVC1156I芯片的速度等级为-2，工业级，封装为FFVC1156。

DDR4 DRAM ​

ACU7EVC核心板上配有8片Micron(美光）的1GB的DDR4芯片,型号为MT40A512M16LY-062E, 其中PS端挂载4片DDR4，组成64位数据总线带宽和4GB的容量。PL端挂载4片DDR4，组成64位数据总线带宽和4GB的容量。PS端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，4片DDR4存储系统直接连接到了PS的BANK504的存储器接口上。PL端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，4片DDR4连接到了FPGA的BANK66,67,68的接口上。PS端和PL端DDR4 SDRAM的具体配置如下表2-3-1所示。

位置位号芯片型号容量厂家
PSU4,U5,U6,U7MT40A512M16LY-062E512M x 16bitMicron
PLU17,U19,U45,U46MT40A512M16LY-062E512M x 16bitMicron

表2-3-1 DDR4 SDRAM配置

DDR4的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，保证DDR4的高速稳定的工作。

PS端的DDR4的硬件连接方式如图2-3-1所示:

图片展示了ZYNQ UltraScale+芯片与DDR4 DRAM之间的连接关系。ZYNQ UltraScale+芯片通过BANK 504与DDR4 DRAM进行数据传输，数据宽度为64位。同时，时钟地址线和控制线也连接到DDR4 DRAM。图片中的U1、U4、U5、U6、U7分别代表ZYNQ UltraScale+芯片和DDR4 DRAM。该图在文档中用于说明PS端的DDR4 DRAM硬件连接方式，帮助读者理解DDR4 DRAM在ZYNQ UltraScale+系统中的具体连接和数据传输路径。

图2-3-1 PS端DDR4 DRAM原理图部分

PL端的DDR4 DRAM的硬件连接方式如图2-3-2所示:

图片展示了ZYNQ UltraScale+与DDR4 DRAM之间的硬件连接关系。ZYNQ UltraScale+通过BANK 64、65与DDR4 DRAM进行数据32位传输，同时通过时钟地址线和控制线进行同步。DDR4 DRAM由U17、U19、U45、U46四块芯片组成，型号为MT40A512M16LY-062E，容量为512M x 16bit。该图在文档中用于说明PS端的DDR4 DRAM硬件连接方式，帮助读者理解DDR4 DRAM在ZYNQ UltraScale+系统中的具体连接和数据传输路径。

图2-3-2 PL端DDR4 DRAM原理图部分

PS端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PS_DDR4_DQS0_NPS_DDR_DQS_N0_504AN27
PS_DDR4_DQS0_PPS_DDR_DQS_P0_504AN26
PS_DDR4_DQS1_NPS_DDR_DQS_N1_504AP30
PS_DDR4_DQS1_PPS_DDR_DQS_P1_504AN29
PS_DDR4_DQS2_NPS_DDR_DQS_N2_504AJ26
PS_DDR4_DQS2_PPS_DDR_DQS_P2_504AH26
PS_DDR4_DQS3_NPS_DDR_DQS_N3_504AK29
PS_DDR4_DQS3_PPS_DDR_DQS_P3_504AK28
PS_DDR4_DQS4_NPS_DDR_DQS_N4_504AD31
PS_DDR4_DQS4_PPS_DDR_DQS_P4_504AD30
PS_DDR4_DQS5_NPS_DDR_DQS_N5_504Y28
PS_DDR4_DQS5_PPS_DDR_DQS_P5_504Y27
PS_DDR4_DQS6_NPS_DDR_DQS_N6_504AB34
PS_DDR4_DQS6_PPS_DDR_DQS_P6_504AB33
PS_DDR4_DQS7_NPS_DDR_DQS_N7_504W32
PS_DDR4_DQS7_PPS_DDR_DQS_P7_504W31
PS_DDR4_DQ0PS_DDR_DQ0_504AP27
PS_DDR4_DQ1PS_DDR_DQ1_504AP25
PS_DDR4_DQ2PS_DDR_DQ2_504AP26
PS_DDR4_DQ3PS_DDR_DQ3_504AM26
PS_DDR4_DQ4PS_DDR_DQ4_504AP24
PS_DDR4_DQ5PS_DDR_DQ5_504AL25
PS_DDR4_DQ6PS_DDR_DQ6_504AM25
PS_DDR4_DQ7PS_DDR_DQ7_504AM24
PS_DDR4_DQ8PS_DDR_DQ8_504AM28
PS_DDR4_DQ9PS_DDR_DQ9_504AN28
PS_DDR4_DQ10PS_DDR_DQ10_504AP29
PS_DDR4_DQ11PS_DDR_DQ11_504AP28
PS_DDR4_DQ12PS_DDR_DQ12_504AM31
PS_DDR4_DQ13PS_DDR_DQ13_504AP31
PS_DDR4_DQ14PS_DDR_DQ14_504AN31
PS_DDR4_DQ15PS_DDR_DQ15_504AM30
PS_DDR4_DQ16PS_DDR_DQ16_504AF25
PS_DDR4_DQ17PS_DDR_DQ17_504AG25
PS_DDR4_DQ18PS_DDR_DQ18_504AG26
PS_DDR4_DQ19PS_DDR_DQ19_504AJ25
PS_DDR4_DQ20PS_DDR_DQ20_504AG24
PS_DDR4_DQ21PS_DDR_DQ21_504AK25
PS_DDR4_DQ22PS_DDR_DQ22_504AJ24
PS_DDR4_DQ23PS_DDR_DQ23_504AK24
PS_DDR4_DQ24PS_DDR_DQ24_504AH28
PS_DDR4_DQ25PS_DDR_DQ25_504AH27
PS_DDR4_DQ26PS_DDR_DQ26_504AJ27
PS_DDR4_DQ27PS_DDR_DQ27_504AK27
PS_DDR4_DQ28PS_DDR_DQ28_504AL26
PS_DDR4_DQ29PS_DDR_DQ29_504AL27
PS_DDR4_DQ30PS_DDR_DQ30_504AH29
PS_DDR4_DQ31PS_DDR_DQ31_504AL28
PS_DDR4_DQ32PS_DDR_DQ32_504AB29
PS_DDR4_DQ33PS_DDR_DQ33_504AB30
PS_DDR4_DQ34PS_DDR_DQ34_504AC29
PS_DDR4_DQ35PS_DDR_DQ35_504AD32
PS_DDR4_DQ36PS_DDR_DQ36_504AC31
PS_DDR4_DQ37PS_DDR_DQ37_504AE30
PS_DDR4_DQ38PS_DDR_DQ38_504AC28
PS_DDR4_DQ39PS_DDR_DQ39_504AE29
PS_DDR4_DQ40PS_DDR_DQ40_504AC27
PS_DDR4_DQ41PS_DDR_DQ41_504AA27
PS_DDR4_DQ42PS_DDR_DQ42_504AA28
PS_DDR4_DQ43PS_DDR_DQ43_504AB28
PS_DDR4_DQ44PS_DDR_DQ44_504W27
PS_DDR4_DQ45PS_DDR_DQ45_504W29
PS_DDR4_DQ46PS_DDR_DQ46_504W28
PS_DDR4_DQ47PS_DDR_DQ47_504V27
PS_DDR4_DQ48PS_DDR_DQ48_504AA32
PS_DDR4_DQ49PS_DDR_DQ49_504AA33
PS_DDR4_DQ50PS_DDR_DQ50_504AA34
PS_DDR4_DQ51PS_DDR_DQ51_504AE34
PS_DDR4_DQ52PS_DDR_DQ52_504AD34
PS_DDR4_DQ53PS_DDR_DQ53_504AB31
PS_DDR4_DQ54PS_DDR_DQ54_504AC34
PS_DDR4_DQ55PS_DDR_DQ55_504AC33
PS_DDR4_DQ56PS_DDR_DQ56_504AA30
PS_DDR4_DQ57PS_DDR_DQ57_504Y30
PS_DDR4_DQ58PS_DDR_DQ58_504AA31
PS_DDR4_DQ59PS_DDR_DQ59_504W30
PS_DDR4_DQ60PS_DDR_DQ60_504Y33
PS_DDR4_DQ61PS_DDR_DQ61_504W33
PS_DDR4_DQ62PS_DDR_DQ62_504W34
PS_DDR4_DQ63PS_DDR_DQ63_504Y34
PS_DDR4_DM0PS_DDR_DM0_504AN24
PS_DDR4_DM1PS_DDR_DM1_504AM29
PS_DDR4_DM2PS_DDR_DM2_504AH24
PS_DDR4_DM3PS_DDR_DM3_504AJ29
PS_DDR4_DM4PS_DDR_DM4_504AD29
PS_DDR4_DM5PS_DDR_DM5_504Y29
PS_DDR4_DM6PS_DDR_DM6_504AC32
PS_DDR4_DM7PS_DDR_DM7_504Y32
PS_DDR4_A0PS_DDR_A0_504AN34
PS_DDR4_A1PS_DDR_A1_504AM34
PS_DDR4_A2PS_DDR_A2_504AM33
PS_DDR4_A3PS_DDR_A3_504AL34
PS_DDR4_A4PS_DDR_A4_504AL33
PS_DDR4_A5PS_DDR_A5_504AK33
PS_DDR4_A6PS_DDR_A6_504AK30
PS_DDR4_A7PS_DDR_A7_504AJ30
PS_DDR4_A8PS_DDR_A8_504AJ31
PS_DDR4_A9PS_DDR_A9_504AH31
PS_DDR4_A10PS_DDR_A10_504AG31
PS_DDR4_A11PS_DDR_A11_504AF31
PS_DDR4_A12PS_DDR_A12_504AG30
PS_DDR4_A13PS_DDR_A13_504AF30
PS_DDR4_ODT0PS_DDR_ODT0_504AP32
PS_DDR4_PARITYPS_DDR_PARITY_504AA26
PS_DDR4_RAS_BPS_DDR_A16_504AF28
PS_DDR4_RESET_BPS_DDR_RAM_RST_N_504AD26
PS_DDR4_WE_BPS_DDR_A14_504AG29
PS_DDR4_ACT_BPS_DDR_ACT_N_504AE25
PS_DDR4_ALERT_BPS_DDR_ALERT_N_504AB26
PS_DDR4_BA0PS_DDR_BA0_504AE27
PS_DDR4_BA1PS_DDR_BA1_504AE28
PS_DDR4_BG0PS_DDR_BG0_504AD27
PS_DDR4_CAS_BPS_DDR_A15_504AG28
PS_DDR4_CKE0PS_DDR_CKE0_504AN33
PS_DDR4_CS0_BPS_DDR_CS_N0_504AP33
PS_DDR4_CLK0_NPS_DDR_CK_N0_504AN32
PS_DDR4_CLK0_PPS_DDR_CK0_504AL31

表2-3-2 PS端DDR4 DRAM引脚分配

PL端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PL_DDR4_DQS0_NIO_L10N_T1U_N7_QBC_AD4N_67F13
PL_DDR4_DQS0_PIO_L10P_T1U_N6_QBC_AD4P_67G14
PL_DDR4_DQS1_NIO_L4N_T0U_N7_DBC_AD7N_67B13
PL_DDR4_DQS1_PIO_L4P_T0U_N6_DBC_AD7P_67B14
PL_DDR4_DQS2_NIO_L16N_T2U_N7_QBC_AD3N_67H17
PL_DDR4_DQS2_PIO_L16P_T2U_N6_QBC_AD3P_67H18
PL_DDR4_DQS3_NIO_L22N_T3U_N7_DBC_AD0N_67K15
PL_DDR4_DQS3_PIO_L22P_T3U_N6_DBC_AD0P_67L15
PL_DDR4_DQS4_NIO_L16N_T2U_N7_QBC_AD3N_68D10
PL_DDR4_DQS4_PIO_L16P_T2U_N6_QBC_AD3P_68D11
PL_DDR4_DQS5_NIO_L22N_T3U_N7_DBC_AD0N_68A10
PL_DDR4_DQS5_PIO_L22P_T3U_N6_DBC_AD0P_68B10
PL_DDR4_DQS6_NIO_L10N_T1U_N7_QBC_AD4N_68D9
PL_DDR4_DQS6_PIO_L10P_T1U_N6_QBC_AD4P_68E9
PL_DDR4_DQS7_NIO_L4N_T0U_N7_DBC_AD7N_68J11
PL_DDR4_DQS7_PIO_L4P_T0U_N6_DBC_AD7P_68K12
PL_DDR4_DQ0IO_L9N_T1L_N5_AD12N_67E17
PL_DDR4_DQ1IO_L11P_T1U_N8_GC_67D15
PL_DDR4_DQ2IO_L8P_T1L_N2_AD5P_67D17
PL_DDR4_DQ3IO_L12N_T1U_N11_GC_67E14
PL_DDR4_DQ4IO_L9P_T1L_N4_AD12P_67E18
PL_DDR4_DQ5IO_L11N_T1U_N9_GC_67D14
PL_DDR4_DQ6IO_L12P_T1U_N10_GC_67E15
PL_DDR4_DQ7IO_L8N_T1L_N3_AD5N_67C17
PL_DDR4_DQ8IO_L2P_T0L_N2_67B16
PL_DDR4_DQ9IO_L6P_T0U_N10_AD6P_67C13
PL_DDR4_DQ10IO_L3P_T0L_N4_AD15P_67A15
PL_DDR4_DQ11IO_L5P_T0U_N8_AD14P_67A13
PL_DDR4_DQ12IO_L2N_T0L_N3_67B15
PL_DDR4_DQ13IO_L5N_T0U_N9_AD14N_67A12
PL_DDR4_DQ14IO_L3N_T0L_N5_AD15N_67A14
PL_DDR4_DQ15IO_L6N_T0U_N11_AD6N_67C12
PL_DDR4_DQ16IO_L15P_T2L_N4_AD11P_67H19
PL_DDR4_DQ17IO_L18P_T2U_N10_AD2P_67H16
PL_DDR4_DQ18IO_L17P_T2U_N8_AD10P_67G18
PL_DDR4_DQ19IO_L18N_T2U_N11_AD2N_67G16
PL_DDR4_DQ20IO_L15N_T2L_N5_AD11N_67G19
PL_DDR4_DQ21IO_L14N_T2L_N3_GC_67F15
PL_DDR4_DQ22IO_L17N_T2U_N9_AD10N_67F18
PL_DDR4_DQ23IO_L14P_T2L_N2_GC_67G15
PL_DDR4_DQ24IO_L24N_T3U_N11_67L16
PL_DDR4_DQ25IO_L21N_T3L_N5_AD8N_67J17
PL_DDR4_DQ26IO_L23P_T3U_N8_67K19
PL_DDR4_DQ27IO_L21P_T3L_N4_AD8P_67K17
PL_DDR4_DQ28IO_L24P_T3U_N10_67L17
PL_DDR4_DQ29IO_L20P_T3L_N2_AD1P_67J16
PL_DDR4_DQ30IO_L23N_T3U_N9_67K18
PL_DDR4_DQ31IO_L20N_T3L_N3_AD1N_67J15
PL_DDR4_DQ32IO_L18N_T2U_N11_AD2N_68C11
PL_DDR4_DQ33IO_L17P_T2U_N8_AD10P_68F12
PL_DDR4_DQ34IO_L17N_T2U_N9_AD10N_68E12
PL_DDR4_DQ35IO_L14P_T2L_N2_GC_68F11
PL_DDR4_DQ36IO_L18P_T2U_N10_AD2P_68D12
PL_DDR4_DQ37IO_L15N_T2L_N5_AD11N_68H12
PL_DDR4_DQ38IO_L15P_T2L_N4_AD11P_68H13
PL_DDR4_DQ39IO_L14N_T2L_N3_GC_68E10
PL_DDR4_DQ40IO_L20N_T3L_N3_AD1N_68B8
PL_DDR4_DQ41IO_L21N_T3L_N5_AD8N_68A6
PL_DDR4_DQ42IO_L20P_T3L_N2_AD1P_68B9
PL_DDR4_DQ43IO_L23N_T3U_N9_68A7
PL_DDR4_DQ44IO_L24P_T3U_N10_68B11
PL_DDR4_DQ45IO_L21P_T3L_N4_AD8P_68B6
PL_DDR4_DQ46IO_L24N_T3U_N11_68A11
PL_DDR4_DQ47IO_L23P_T3U_N8_68A8
PL_DDR4_DQ48IO_L12P_T1U_N10_GC_68G10
PL_DDR4_DQ49IO_L9P_T1L_N4_AD12P_68F8
PL_DDR4_DQ50IO_L8N_T1L_N3_AD5N_68C8
PL_DDR4_DQ51IO_L9N_T1L_N5_AD12N_68E8
PL_DDR4_DQ52IO_L12N_T1U_N11_GC_68F10
PL_DDR4_DQ53IO_L11P_T1U_N8_GC_68H9
PL_DDR4_DQ54IO_L8P_T1L_N2_AD5P_68C9
PL_DDR4_DQ55IO_L11N_T1U_N9_GC_68G9
PL_DDR4_DQ56IO_L5N_T0U_N9_AD14N_68J14
PL_DDR4_DQ57IO_L6N_T0U_N11_AD6N_68K13
PL_DDR4_DQ58IO_L5P_T0U_N8_AD14P_68K14
PL_DDR4_DQ59IO_L2P_T0L_N2_68K10
PL_DDR4_DQ60IO_L6P_T0U_N10_AD6P_68L14
PL_DDR4_DQ61IO_L3P_T0L_N4_AD15P_68L12
PL_DDR4_DQ62IO_L2N_T0L_N3_68J10
PL_DDR4_DQ63IO_L3N_T0L_N5_AD15N_68L11
PL_DDR4_DM0IO_L7P_T1L_N0_QBC_AD13P_67D16
PL_DDR4_DM1IO_L1P_T0L_N0_DBC_67A17
PL_DDR4_DM2IO_L13P_T2L_N0_GC_QBC_67F17
PL_DDR4_DM3IO_L19P_T3L_N0_DBC_AD9P_67L20
PL_DDR4_DM4IO_L13P_T2L_N0_GC_QBC_68H11
PL_DDR4_DM5IO_L19P_T3L_N0_DBC_AD9P_68C7
PL_DDR4_DM6IO_L7P_T1L_N0_QBC_AD13P_68F7
PL_DDR4_DM7IO_L1P_T0L_N0_DBC_68M13
PL_DDR4_A0IO_L10P_T1U_N6_QBC_AD4P_66AK8
PL_DDR4_A1IO_L6P_T0U_N10_AD6P_66AM9
PL_DDR4_A2IO_L10N_T1U_N7_QBC_AD4N_66AL8
PL_DDR4_A3IO_L5N_T0U_N9_AD14N_66AM10
PL_DDR4_A4IO_L11N_T1U_N9_GC_66AK10
PL_DDR4_A5IO_L3N_T0L_N5_AD15N_66AP11
PL_DDR4_A6IO_L14N_T2L_N3_GC_66AJ11
PL_DDR4_A7IO_L4P_T0U_N6_DBC_AD7P_66AN9
PL_DDR4_A8IO_L17N_T2U_N9_AD10N_66AG10
PL_DDR4_A9IO_L6N_T0U_N11_AD6N_66AM8
PL_DDR4_A10IO_L11P_T1U_N8_GC_66AJ10
PL_DDR4_A11IO_L5P_T0U_N8_AD14P_66AM11
PL_DDR4_A12IO_L9N_T1L_N5_AD12N_66AL12
PL_DDR4_A13IO_L4N_T0U_N7_DBC_AD7N_66AN8
PL_DDR4_ODTIO_L16P_T2U_N6_QBC_AD3P_66AG9
PL_DDR4_RAS_BIO_L8P_T1L_N2_AD5P_66AL11
PL_DDR4_RSTIO_L14P_T2L_N2_GC_66AH11
PL_DDR4_WE_BIO_L15N_T2L_N5_AD11N_66AH13
PL_DDR4_ACT_BIO_L16N_T2U_N7_QBC_AD3N_66AH9
PL_DDR4_BA0IO_L7N_T1L_N1_QBC_AD13N_66AL13
PL_DDR4_BA1IO_L3P_T0L_N4_AD15P_66AN11
PL_DDR4_BG0IO_L7P_T1L_N0_QBC_AD13P_66AK13
PL_DDR4_CAS_BIO_L8N_T1L_N3_AD5N_66AL10
PL_DDR4_CKEIO_L15P_T2L_N4_AD11P_66AG13
PL_DDR4_CS_BIO_L9P_T1L_N4_AD12P_66AK12
PL_DDR4_CLK_NIO_L13N_T2L_N1_GC_QBC_66AJ12
PL_DDR4_CLK_PIO_L13P_T2L_N0_GC_QBC_66AH12

表2-3-3 PL端DDR4 DRAM引脚分配

QSPI Flash ​

ACU7EVC核心板配有2片256MBit大小的Quad-SPI FLASH芯片组成8位带宽数据总线，FLASH型号为MT25QU256ABA1EW9，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括FPGA的bit文件、ARM的应用程序代码以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。
位号芯片类型容量厂家
U2,U3MT25QU256ABA1EW9256M bitMicron

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。为图4-1为QSPI Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+芯片与QSPI Flash之间的连接示意图。ZYNQ芯片的BANK500部分通过QSPI0_CS、QSPI0_SCK和QSPI0_D0~QSPI0_D4引脚连接到QSPI FLASH（MT25QU256），而QSPI1_CS、QSPI1_SCK和QSPI1_D0~QSPI1_D4引脚则连接到另一个QSPI FLASH（MT25QU256）。该图在文档中用于说明QSPI FLASH连接到ZYNQ芯片PS部分BANK500的GPIO口，并在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。

图2-4-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MIO0_QSPI0_SCLKPS_MIO0_500A24
MIO1_QSPI0_IO1PS_MIO1_500C24
MIO2_QSPI0_IO2PS_MIO2_500B24
MIO3_QSPI0_IO3PS_MIO3_500E25
MIO4_QSPI0_IO0PS_MIO4_500A25
MIO5_QSPI0_SS_BPS_MIO5_500D25
MIO10_QSPI1_IO2PS_MIO10_500F26
MIO11_QSPI1_IO3PS_MIO11_500B26
MIO12_QSPI1_SCLKPS_MIO12_500C27
MIO7_QSPI1_SS_BPS_MIO7_500B25
MIO8_QSPI1_IO0PS_MIO8_500D26
MIO9_QSPI1_IO1PS_MIO9_500C26

表2-4-2 QSPI Flash引脚分配

eMMC Flash ​

ACU7EVC核心板配有一片大容量的32GB大小的eMMC FLASH芯片，型号为MTFC32GAPALBH-IT，它支持JEDEC e-MMC V5.0标准的HS-MMC接口，电平支持1.8V或者3.3V。eMMC FLASH和ZYNQ连接的数据宽度为8bit。由于eMMC FLASH的大容量和非易失特性，在ZYNQ系统使用中，它可以作为系统大容量的存储设备，比如存储ARM的应用程序、系统文件以及其它的用户数据文件。eMMC FLASH的具体型号和相关参数见表2-5-1。

位号芯片类型容量厂家
U8MTFC32GAKAJCN-4M32G ByteMicron

表2-5-1 eMMC Flash的型号和参数

eMMC FLASH连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。为图2-5-1为eMMC Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+与eMMC Flash之间的连接示意图。ZYNQ UltraScale+的BANK500通过MMC_CCLK、MMC_CMD和MMC_DAT0~MMC_DAT7与eMMC Flash（MTFC32GAKAJCN-4M）相连。该图在上下文中用于说明eMMC Flash连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口，并在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。

图2-5-1 eMMC Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MMC_CCLKPS_MIO22_500F28
MMC_CMDPS_MIO21_500C28
MMC_DAT0PS_MIO13_500D27
MMC_DAT1PS_MIO14_500A27
MMC_DAT2PS_MIO15_500E27
MMC_DAT3PS_MIO16_500A28
MMC_DAT4PS_MIO17_500C29
MMC_DAT5PS_MIO18_500F27
MMC_DAT6PS_MIO19_500B28
MMC_DAT7PS_MIO20_500E29
MMC_RSTNPS_MIO23_500B29

表2-5-2 eMMC Flash引脚分配

时钟配置 ​

核心板上分别为PS系统, PL逻辑部分提供了参考时钟和RTC实时时钟，使PS系统和PL逻辑可以单独工作。时钟电路设计的示意图如下图2-6-1所示：

图片展示了一个ZYNQ UltraScale+核心板的时钟电路设计示意图。图中，无源晶振Y1提供32.768KHz的实时时钟源，连接到ZYNQ芯片的BANK503的PS_PADI_503和PS_PADO_503管脚上。同时，X1晶振为PS部分提供33.333MHz的时钟输入。此外，G1为差分时钟，频率为200MHz。该图在文档中用于说明核心板时钟源的配置，帮助读者理解时钟电路的设计和信号分配。

图 2-6-1 核心板时钟源

PS系统RTC实时时钟

核心板上的无源晶体Y1为PS系统的提供32.768KHz的实时时钟源。晶体连接到ZYNQ芯片的BANK503的PS_PADI_503和PS_PADO_503的管脚上。其原理图如图2-6-2所示：

图片内容：该图展示了Z7-P开发板中RTC的无源晶振电路，包括电阻R6、电容C4和C5，以及晶振Y1。电路中，电阻R6和电容C4、C5构成RC振荡电路，用于稳定晶振Y1的频率。信号PS_PADI_503和PS_PADO_503分别连接到M25和L25引脚，用于晶振的驱动和检测。 图片作用：此图是Z7-P开发板用户手册中关于ACU7EVC核心板时钟配置的原理图，具体展示了RTC的无源晶振电路，帮助读者理解核心板上的X1晶振为PS部分提供33.333MHz时钟输入的原理。

图2-6-2 RTC的无源晶振

时钟引脚分配：

信号名称引脚
PS_PADI_503M25
PS_PADO_503L25

表2-6-1 RTC时钟引脚分配

PS系统时钟源

核心板上的X1晶振为PS部分提供33.333MHz的时钟输入。时钟的输入连接到ZYNQ芯片的BANK503的PS_REF_CLK_503的管脚上。其原理图如图2-6-3所示：

图片内容：该图展示了PS部分的有源晶振电路，包括PS_ERROR_STATUS、PS_ERROR_OUT、PS_SRST_B、PS_REF_CLK、PS_TCK、PS_TMS、PS_TDI、PS_PROG_B、PS_DONE、PS_PADI、PS_PADO、PS_MODE0、PS_MODE1、PS_MODE2、PS_MODE3、PS_MODE4、PS_MODE5、PS_MODE6、PS_MODE7、PS_MODE8、PS_MODE9、PS_MODE10、PS_MODE11、PS_MODE12、PS_MODE13、PS_MODE14、PS_MODE15、PS_MODE16、PS_MODE17、PS_MODE18、PS_MODE19、PS_MODE20、PS_MODE21、PS_MODE22、PS_MODE23、PS_MODE24、PS_MODE25、PS_MODE26、PS_MODE27、PS_MODE28、PS_MODE29、PS_MODE30、PS_MODE31、PS_MODE32、PS_MODE33、PS_MODE34、PS_MODE35、PS_MODE36、PS_MODE37、PS_MODE38、PS_MODE39、PS_MODE40、PS_MODE41、PS_MODE42、PS_MODE43、PS_MODE44、PS_MODE45、PS_MODE46、PS_MODE47、PS_MODE48、PS_MODE49、PS_MODE50、PS_MODE51、PS_MODE52、PS_MODE53、PS_MODE54、PS_MODE55、PS_MODE56、PS_MODE57、PS_MODE58、PS_MODE59、PS_MODE60、PS_MODE61、PS_MODE62、PS_MODE63、PS_MODE64、PS_MODE65、PS_MODE66、PS_MODE67、PS_MODE68、PS_MODE69、PS_MODE70、PS_MODE71、PS_MODE72、PS_MODE73、PS_MODE74、PS_MODE75、PS_MODE76、PS_MODE77、PS_MODE78、PS_MODE79、PS_MODE80、PS_MODE81、PS_MODE82、PS_MODE83、PS_MODE84、PS_MODE85、PS_MODE86、PS_MODE87、PS_MODE88、PS_MODE89、PS_MODE90、PS_MODE91、PS

图2-6-3 PS部分的有源晶振

时钟引脚分配：

信号名称引脚
PS_REF_CLKR24

表2-6-2 PS时钟引脚分配

PL系统时钟源

板上提供了一个差分200MHz的PL系统时钟源，用于DDR4控制器的参考时钟。晶振输出连接到PL BANK64的全局时钟(MRCC)，这个全局时钟可以用来驱动FPGA内的DDR4控制器和用户逻辑电路。该时钟源的原理图如图2-6-4所示

图片内容：该电路图展示了PL系统时钟源的原理图，包括一个200MHz的晶振、一个PLL锁相环、以及相关的电容和电阻元件。电路中还连接了DDR4控制器和用户逻辑电路的时钟引脚，分别为PL_CLK0_P和PL_CLK0_N。图片中的关键元件如R179、C373、C374、C375、C376、C377、L16和BLM18SG121TN1等被清晰标注。 图片作用：该电路图在文档中用于说明ACU7EVC核心板的时钟配置，具体展示了晶振输出连接到PL BANK64的全局时钟，并通过PLL锁相环生成200MHz的时钟信号，该信号用于驱动FPGA内的DDR4控制器和用户逻辑电路。

图2-6-4 PL系统时钟源

PL时钟引脚分配：

信号名称引脚
PL_CLK0_PAJ9
PL_CLK0_NAK9

表2-6-3 PL时钟引脚分配

电源 ​

ACU7EVC核心板供电电压为+12V，通过连接底板给核心板供电。核心板上通过2个MYMGM1R824ELA5RP电源芯片并联实现50A的电流为XCZU7EV提供核心电源0.85V, BANK28，BANK64，BANK65的电源用LDO芯片产生，默认都是1.8V，用户可以替换LDO改变IO的电平标准（注意这些BANK的电源不能高于1.8V）。

图片展示了三个并联的SPX3819M5-1-8电源芯片，分别连接到VCC_3V3、VCCO_28、VCCO_64和VCCO_65电源节点。每个芯片的引脚3（EN）和引脚4（ADJ）通过电容C883、C884、C885、C886、C887、C888和C889进行连接。这些电源芯片用于为XCZU7EV提供核心电源0.85V，同时为BANK28、BANK64和BANK65提供1.8V的电源。图中还标注了C882、C883、C884、C885、C886、C887、C888和C889的电容值分别为10μF和0.1μF。这张图片在上下文中用于说明电源芯片的连接方式和电源分配情况，帮助读者理解ACU7EVC核心板的电源设计。

图2-7-1 IO的电平标准

另外板上使用一个PMIC芯片TPS6508640产生XCZU7EV芯片所需要的其它所有电源，TPS6508640电源设计请参考电源芯片手册，设计框图如下：

图片内容：该图展示了TPS6508640电源设计框图，包括多个电压调节模块（BUCK1至BUCK6）和LDO芯片，为XCZU7EV芯片提供多种电源。图中还标注了PL Domain和PS Domain，以及DDR Memory等关键组件。图片作用：此图在文档中用于说明TPS6508640电源设计，帮助读者理解电源芯片如何为XCZU7EV芯片提供所需的多种电源，是理解电源设计的关键部分。

图2-7-2 TPS6508640电源设计框图

结构图 ​

图片展示了一块电路板的正面图，尺寸为80mm x 70mm，中心有一个大芯片，周围分布着多个较小的芯片和元件。图片中标注了关键尺寸和孔径，如80mm x 70mm的尺寸、3.175mm的孔径等。这张图片在文档中用于展示ACU7EVC核心板的结构图，帮助读者理解核心板的布局和尺寸。

图2-8-1 正面图（Top View）

连接器管脚定义 ​

核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J29~J32）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。

J29连接器

J29连接+12V电源，BANK28,BANK87,BANK88的IO和部分MIO；BANK87,88的电平标准为3.3V，BANK28电平标准为1.8V。PS的MIO的电平为1.8V标准。

J29管脚信号名称引脚号J29管脚信号名称引脚号
1+12V2+12V
3+12V4+12V
5+12V6+12V
7+12V8+12V
9+12V10+12V
11+12V12+12V
13GND14GND
15B88_L2_NB116B88_L1_ND1
17B88_L2_PC118B88_L1_PE1
19GND20GND
21B88_L5_NC222B88_L4_NE2
23B88_L5_PD224B88_L4_PE3
25B88_L8_ND426B88_L3_NA2
27B88_L8_PE428B88_L3_PA3
29GND30GND
31B88_L7_NB432B88_L6_NB3
33B88_L7_PC434B88_L6_PC3
35B88_L9_NF436B88_L10_NA5
37B88_L9_PF538B88_L10_PB5
39GND40GND
41B88_L11_ND542B88_L12_NE5
43B88_L11_PD644B88_L12_PF6
45B87_L9_NJ646B87_L10_NG6
47B87_L9_PJ748B87_L10_PH6
49GND50GND
51B87_L11_NG752B87_L3_NM12
53B87_L11_PH754B87_L3_PN13
55B87_L5_NM856B87_L12_NG8
57B87_L5_PM958B87_L12_PH8
59GND60GND
61B87_L8_NJ962B87_L7_NK8
63B87_L8_PK964B87_L7_PL8
65B87_L2_NN866B87_L6_NL10
67B87_L2_PN968B87_L6_PM10
69GND70GND
71B87_L4_NM1172B28_L7_ND19
73B87_L4_PN1174B28_L7_PE19
75B28_L20_NC1976B28_L9_ND21
77B28_L20_PC1878B28_L9_PD20
79GND80GND
81B28_L19_NA1982B28_L10_NF20
83B28_L19_PA1884B28_L10_PG20
85B28_L21_NA2186B28_L22_NB19
87B28_L21_PA2088B28_L22_PB18
89GND90GND
91B28_L24_NB2192B28_L15_NC22
93B28_L24_PB2094B28_L15_PC21
95B28_L23_NA2396B28_L17_NC23
97B28_L23_PA2298B28_L17_PD22
99GND100GND
101PS_MIO43E30102--
103PS_MIO26A29104PS_MIO32B31
105PS_MIO27A30106PS_MIO35C31
107PS_MIO31B30108PS_MIO36C32
109PS_MIO40D31110PS_MIO37C33
111PS_MIO44E32112PS_MIO29A32
113PS_MIO39D30114PS_MIO30A33
115PS_MIO33B33116PS_MIO34B34
117PS_MIO41D32118PS_MIO42D34
119PS_MIO28A31120PS_MIO38C34

表2-9-1 J29连接器引脚分配

J30连接器

J30连接BANK505 MGT的收发器信号，部分PS的MIO和BANK28。BANK28电平标准为1.8V。PS的MIO的电平为1.8V标准。

J30管脚信号名称引脚号J30管脚信号名称引脚号
1B28_L16_PE242SD_D2F31
3B28_L16_ND244SD_D3F32
5GND6GND
7B28_L11_NE228SD_CMDF33
9B28_L11_PF2210SD_D0E34
11B28_L13_PF2312SD_D1F30
13B28_L13_NE2314SD_CLKF34
15GND16GND
17B28_L12_NF2118SD_CDE33
19B28_L12_PG2120
21B28_L3_PJ2122USB_STPH31
23B28_L3_NJ2224USB_DIRG30
25GND26GND
27B28_L8_PH2128USB_CLKG29
29B28_L8_NH2230USB_NXTG33
3132USB_DATA0G34
3334USB_DATA1H29
35GND36GND
37B28_L18_NG2638USB_DATA2G31
39B28_L18_PG2540USB_DATA3H32
41B28_L14_NG2442USB_DATA4H33
43B28_L14_PG2344USB_DATA5H34
45GND46GND
4748USB_DATA6J29
4950USB_DATA7J30
5152PHY1_TXD0J32
5354PHY1_TXD1J34
55GND56GND
5758PHY1_TXD2K28
5960PHY1_TXD3K29
61PS_POR_BM2462PHY1_TXCKJ31
63FPGA_DONEN2464PHY1_TXCTLK30
65GND66GND
67PS_MODE3K2568PHY1_RXD3L29
69PS_MODE2K2670PHY1_RXD2K34
71PS_MODE1J2672PHY1_RXD1K33
73PS_MODE0H2774PHY1_RXD0K32
75GND76GND
77FPGA_TCKK2778PHY1_RXCTLL30
79FPGA_TDIJ2780PHY1_RXCKK31
81FPGA_TMSH2882PHY1_MDCL33
83FPGA_TDOG2884PHY1_MDIOL34
85GND86GND
87505_RX3_NN3488505_TX3_NN30
89505_RX3_PN3390505_TX3_PN29
91GND92GND
93505_RX2_NR3494505_TX2_NP32
95505_RX2_PR3396505_TX2_PP31
97GND98GND
99505_RX1_NT32100505_TX1_NR30
101505_RX1_PT31102505_TX1_PR29
103GND104GND
105505_RX0_NU34106505_TX0_NU30
107505_RX0_PU33108505_TX0_PU29
109GND110GND
111505_CLK0_NT28112505_CLK1_NP28
113505_CLK0_PT27114505_CLK1_PP27
115GND116GND
117505_CLK2_NM28118505_CLK3_NM32
119505_CLK2_PM27120505_CLK3_PM31

表2-9-2 J30连接器引脚分配

J31连接器

J31连接BANK64,BANK65的IO。BANK64,65的电平标准为+1.8V。

J31管脚信号名称引脚号J31管脚信号名称引脚号
1POWER_SW2VBAT_INY23
3B65_L24_NAA204B65_L2_NAN19
5B65_L24_PAA196B65_L2_PAM19
7B65_L13_NAH238B65_L18_NAE24
9B65_L13_PAH2210B65_L18_PAE23
11GND12GND
13B65_L8_NAL2314B65_L16_NAG23
15B65_L8_PAL2216B65_L16_PAF23
17B65_L12_NAJ2218B65_L3_NAP22
19B65_L12_PAJ2120B65_L3_PAP21
21GND22GND
23B65_L5_NAP2324B65_L7_NAL21
25B65_L5_PAN2226B65_L7_PAL20
27B65_L10_NAK2328B65_L21_NAE20
29B65_L10_PAK2230B65_L21_PAD20
31GND32GND
33B65_L14_NAH2134B65_L6_NAN23
35B65_L14_PAG2136B65_L6_PAM23
37B65_L19_NAE1938B65_L17_NAF22
39B65_L19_PAE1840B65_L17_PAF21
41GND42GND
43B65_L15_NAG2044B65_L4_NAN21
45B65_L15_PAG1946B65_L4_PAM21
47B65_L20_NAC1948B65_L11_NAK20
49B65_L20_PAB1950B65_L11_PAJ20
51GND52GND
53B65_L23_NAD1954B65_L1_NAP20
55B65_L23_PAC1856B65_L1_PAP19
57B65_L22_NAB1858B65_L9_NAK19
59B65_L22_PAA1860B65_L9_PAJ19
61GND62GND
63B64_L1_PAP1864B64_L9_PAK18
65B64_L1_NAP1766B64_L9_NAL18
67B64_L6_PAN1768B64_L14_PAF18
69B64_L6_NAN1670B64_L14_NAG18
71GND72GND
73B64_L5_PAP1674B64_L11_PAJ17
75B64_L5_NAP1576B64_L11_NAK17
77B64_L3_PAM1878B64_L4_PAM14
79B64_L3_NAN1880B64_L4_NAN14
81GND82GND
83B64_L24_PAD1784B64_L2_PAN13
85B64_L24_NAD1686B64_L2_NAP13
87B64_L21_PAB1688B64_L8_PAL16
89B64_L21_NAB1590B64_L8_NAL15
91GND92GND
93B64_L7_PAM1694B64_L12_PAJ16
95B64_L7_NAM1596B64_L12_NAJ15
97B64_L10_PAK1598B64_L16_PAH14
99B64_L10_NAK14100B64_L16_NAJ14
101GND102GND
103B64_L20_PAC17104B64_L15_PAE17
105B64_L20_NAC16106B64_L15_NAF17
107B64_L18_PAG15108B64_L17_PAF16
109B64_L18_NAG14110B64_L17_NAF15
111GND112GND
113B64_L22_PAA16114B64_L19_PAD15
115B64_L22_NAA15116B64_L19_NAE15
117B64_L13_PAH18118B64_L23_PAA14
119B64_L13_NAH17120B64_L23_NAB14

表2-9-3 J31连接器引脚分配

J32连接器的引脚分配

J32连接BANK223，224，225，226的收发器信号。

J32管脚信号名称引脚号J32管脚信号名称引脚号
1223_RX0_PAP42223_TX0_PAN6
3223_RX0_NAP34223_TX0_NAN5
5GND6GND
7223_RX1_PAN28223_TX1_PAM4
9223_RX1_NAN110223_TX1_NAM3
11GND12GND
13223_RX2_PAL214223_TX2_PAL6
15223_RX2_NAL116223_TX2_NAL5
17GND18GND
19223_RX3_PAK420223_TX3_PAJ6
21223_RX3_NAK322223_TX3_NAJ5
23GND24GND
25223_CLK1_PAC1026223_CLK0_PAD8
27223_CLK1_NAC928223_CLK0_NAD7
29GND30GND
31224_RX0_PAJ232224_TX0_PAH4
33224_RX0_NAJ134224_TX0_NAH3
35GND36GND
37224_RX1_PAG238224_TX1_PAG6
39224_RX1_NAG140224_TX1_NAG5
41GND42GND
43224_RX2_PAF444224_TX2_PAE6
45224_RX2_NAF346224_TX2_NAE5
47GND48GND
49224_RX3_PAE250224_TX3_PAD4
51224_RX3_NAE152224_TX3_NAD3
53GND54GND
55224_CLK1_PAA1056224_CLK0_PAB8
57224_CLK1_NAA958224_CLK0_NAB7
59GND60GND
61225_CLK1_PW1062225_CLK0_PY8
63225_CLK1_NW964225_CLK0_NY7
65GND66GND
67225_RX1_PAB468225_RX0_PAC2
69225_RX1_NAB370225_RX0_NAC1
71GND72GND
73225_TX1_PAA674225_TX0_PAC6
75225_TX1_NAA576225_TX0_NAC5
77GND78GND
79225_RX2_PAA280225_RX3_PW2
81225_RX2_NAA182225_RX3_NW1
83GND84GND
85225_TX2_PY486225_TX3_PW6
87225_TX2_NY388225_TX3_NW5
89GND90GND
91226_CLK0_PV892226_CLK1_PU10
93226_CLK0_NV794226_CLK1_NU9
95GND96GND
97226_RX3_PP498226_TX3_PN6
99226_RX3_NP3100226_TX3_NN5
101GND102GND
103226_RX2_PR2104226_TX2_PR6
105226_RX2_NR1106226_TX2_NR5
107GND108GND
109226_RX1_PU2110226_TX1_PT4
111226_RX1_NU1112226_TX1_NT3
113GND114GND
115226_RX0_PV4116226_TX0_PU6
117226_RX0_NV3118226_TX0_NU5
119GND120GND

表2-9-4 J32连接器引脚分配

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • PCIe x8接口
  • 1路M.2接口
  • 1路DP输出接口
  • 1路USB3.0 Type-C接口
  • 2路千兆以太网接口
  • 2路USB Uart接口
  • 1路Micro SD卡座
  • 1路FMC扩展口
  • 1路40针扩展口
  • JTAG调试口
  • 1路温度传感器
  • 1路EEPROM
  • 2个用户LED灯
  • 2个用户按键

PCIE X8接口 ​

Z7-P扩展板配备了一个PCIe3.0 x8的接口，8对收发器连接到PCIEx8的金手指上，能实现PCIEex8,PCIEex4, PCIex2, PCIex1的数据通信。

PCIe接口的收发信号直接跟FPGA BANK223, BANK224的GTH收发器相连接，8路TX信号和RX信号都是以差分信号方式连接到FPGA的收发器上，单通道通信速率可高达8Gbps带宽。

开发板的PCIe接口的设计示意图如下图3-2-1所示,其中TX发送信号用AC耦合模式连接。

图片内容：该图展示了PCIe x8接口与FPGA BANK223、BANK224 GTH收发器之间的连接关系。图中左侧为FPGA，右侧为PCIe x8金手指，中间通过8路差分信号连接，单通道通信速率可达8Gbps。图片作用：此图直观地展示了PCIe x8接口的设计示意图，说明了信号的连接方式和通信速率，帮助读者理解开发板PCIe接口的设计原理。

图3-2-1 PCIe插槽设计示意图

PCIe x8接口FPGA引脚分配如下：

信号名称FPGA引脚名引脚号备注
PCIE_RX0_N223_RX0_NAP3PCIE通道0数据接收负
PCIE_RX0_P223_RX0_PAP4PCIE通道0数据接收正
PCIE_RX1_N223_RX1_NAN1PCIE通道1数据接收负
PCIE_RX1_P223_RX1_PAN2PCIE通道1数据接收正
PCIE_RX2_N223_RX2_NAL1PCIE通道2数据接收负
PCIE_RX2_P223_RX2_PAL2PCIE通道2数据接收正
PCIE_RX3_N223_RX3_NAK3PCIE通道3数据接收负
PCIE_RX3_P223_RX3_PAK4PCIE通道3数据接收正
PCIE_RX4_N224_RX0_NAJ1PCIE通道4数据接收负
PCIE_RX4_P224_RX0_PAJ2PCIE通道4数据接收正
PCIE_RX5_N224_RX1_NAG1PCIE通道5数据接收负
PCIE_RX5_P224_RX1_PAG2PCIE通道5数据接收正
PCIE_RX6_N224_RX2_NAF3PCIE通道6数据接收负
PCIE_RX6_P224_RX2_PAF4PCIE通道6数据接收正
PCIE_RX7_N224_RX3_NAE1PCIE通道7数据接收负
PCIE_RX7_P224_RX3_PAE2PCIE通道7数据接收正
PCIE_TX0_N223_TX0_NAN5PCIE通道0数据发送负
PCIE_TX0_P223_TX0_PAN6PCIE通道0数据发送正
PCIE_TX1_N223_TX1_NAM3PCIE通道1数据发送负
PCIE_TX1_P223_TX1_PAM4PCIE通道1数据发送正
PCIE_TX2_N223_TX2_NAL5PCIE通道2数据发送负
PCIE_TX2_P223_TX2_PAL6PCIE通道2数据发送正
PCIE_TX3_N223_TX3_NAJ5PCIE通道3数据发送负
PCIE_TX3_P223_TX3_PAJ6PCIE通道3数据发送正
PCIE_TX4_N224_TX0_NAH3PCIE通道4数据发送负
PCIE_TX4_P224_TX0_PAH4PCIE通道4数据发送正
PCIE_TX5_N224_TX1_NAG5PCIE通道5数据发送负
PCIE_TX5_P224_TX1_PAG6PCIE通道5数据发送正
PCIE_TX6_N224_TX2_NAE5PCIE通道6数据发送负
PCIE_TX6_P224_TX2_PAE6PCIE通道6数据发送正
PCIE_TX7_N224_TX3_NAD3PCIE通道7数据发送负
PCIE_TX7_P224_TX3_PAD4PCIE通道7数据发送正
PCIE_CLK_N223_CLK0_NAD7PCIE通道参考时钟负
PCIE_CLK_P223_CLK0_PAD8PCIE通道参考时钟正
PCIE_RSTNB65_L24_NAA20PCIE板卡的复位信号

表3-2-1 PCIe插槽引脚分配

M.2接口 ​

Z7-P开发板配备了一个PCIE x1标准的M.2接口，用于连接M.2的SSD固态硬盘，通信速度高达6Gbps。M.2接口使用M key插槽，只支持PCI-E, 不支持SATA，用户选择SSD固态硬盘的时候需要选择PCIE类型的SSD固态硬盘。

PCIE信号直接跟ZU7EV的BANK505 PS MGT收发器相连接，1路TX信号和RX信号都是以差分信号方式连接到MGT的LANE1。PCIE的时钟由Si5332芯片提供，频率为100Mhz, M.2电路设计的示意图如下图3-3-1所示:

图片展示了一个M.2接口设计示意图，其中ZYNQ UltraScale+芯片通过Si5332芯片提供PCIE时钟，频率为100MHz。PCIE数据发送和接收信号通过MGT（Multi-Gigabit Transceiver）模块进行传输，而PCIE参考时钟则通过505_PCIE_REFCLK_N和505_PCIE_REFCLK_P引脚进行传输。此外，PCIE复位信号通过PS_MIO37引脚进行控制。该图详细说明了M.2接口的引脚分配和信号传输路径，为用户提供了清晰的电路设计参考。

图3-3-1 M.2接口设计示意图

M.2接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
PCIE_TX_N505_TX0_NU30PCIE数据发送负
PCIE_TX_P505_TX0_PU29PCIE数据发送正
PCIE_RX_N505_RX0_NU34PCIE数据接收负
PCIE_RX_P505_RX0_PU33PCIE数据接收正
505_PCIE_REFCLK_N505_CLK0_NT28PCIE参考时钟负
505_PCIE_REFCLK_P505_CLK0_PT27PCIE参考时钟正
PCIE_RSTN_MIO37PS_MIO37C33PCIE复位信号

表3-3-1 M.2接口引脚分配

DP显示接口 ​

Z7-P开发板带有1路mini DisplayPort输出显示接口，用于视频图像的显示。接口支持VESA DisplayPort V1.2a 输出标准，最高支持4K x 2K@30Fps输出，支持Y-only, YCbCr444, YCbCr422, YCbCr420和RGB视频格式，每种颜色支持6, 8, 10, 或者12位。

DisplayPort数据传输通道直接用ZU7EV的BANK505 PS MGT驱动输出，MGT的LANE2和LANE3 TX信号以差分信号方式连接到DP连接器。DisplayPort辅助通道连接到PS的MIO管脚上。DP输出接口设计的示意图如下图3-4-1所示:

图片展示了ZYNQ UltraScale+开发板的DisplayPort接口设计示意图。图中，ZYNQ UltraScale+芯片通过BANK505的MGT驱动输出DisplayPort数据传输通道，其中LANE2和LANE3的TX信号以差分信号方式连接到DP连接器。同时，DisplayPort辅助通道连接到PS的MIO管脚上。图片在文档中用于直观展示DisplayPort接口的硬件连接关系，帮助读者更好地理解接口设计。

图3-4-1 DP接口设计示意图

DisplayPort接口ZYNQ引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
GT0_DP_TX_N505_TX3_NN30DP数据低位发送负
GT0_DP_TX_P505_TX3_PN29DP数据低位发送正
GT1_DP_TX_N505_TX2_NP32DP数据高位发送负
GT1_DP_TX_P505_TX2_PP31DP数据高位发送正
505_DP_CLKN505_CLK2_NM28DP参考时钟负
505_DP_CLKP505_CLK2_PM27DP参考时钟正
DP_AUX_OUT_MIO27PS_MIO27A30DP辅助数据输出
DP_AUX_IN_MIO30PS_MIO30A33DP辅助数据输入
DP_OE_MIO29PS_MIO29A32DP辅助数据输出使能
DP_HPD_MIO28PS_MIO28A31DP插入信号检测

表3-4-1 DP接口引脚分配

USB3.0接口 ​

Z7-P扩展板上有1个USB3.0 TYPE C接口，支持HOST、SLAVE、OTG工作模式，数据传输速度高达5.0Gb/s。USB3.0通过PIPE3接口连接，USB2.0通过ULPI接口连接外部的USB3320C芯片，实现高速的USB3.0和USB2.0的数据通信。USB3.0连接的示意图如3-5-1所示：

图片展示了Z7-P扩展板上的USB3.0接口的电路图，包括USB PHY（USB3320C）、USB Driver（TUSB1002）和USB3.1 2:1 Switch（HD3SS3220）。电路图中还标注了USB接口的引脚分配，如USB_CLK、USB_STP等。图片右侧附有USB3.0 TYPE C接口的实物图。该图在文档中用于说明USB3.0接口的连接方式和工作模式，帮助读者理解USB3.0接口在Z7-P扩展板上的具体实现。

图3-5-1 USB3.0接口示意图

USB接口引脚分配：

信号名称引脚名引脚号备注
USB_SSTXN505_TX1_NR30USB3.0数据发送正
USB_SSTXP505_TX1_PR29USB3.0数据发送负
USB_SSRXN505_RX1_NT32USB3.0数据接收正
USB_SSRXP505_RX1_PT31USB3.0数据接收负
USB_DATA0PS_MIO56G34USB2.0数据Bit0
USB_DATA1PS_MIO57H29USB2.0数据Bit1
USB_DATA2PS_MIO54G31USB2.0数据Bit2
USB_DATA3PS_MIO59H32USB2.0数据Bit3
USB_DATA4PS_MIO60H33USB2.0数据Bit4
USB_DATA5PS_MIO61H34USB2.0数据Bit5
USB_DATA6PS_MIO62J29USB2.0数据Bit6
USB_DATA7PS_MIO63J30USB2.0数据Bit7
USB_STPPS_MIO58H31USB2.0停止信号
USB_DIRPS_MIO53G30USB2.0数据方向信号
USB_CLKPS_MIO52G29USB2.0时钟信号
USB_NXTPS_MIO55G33USB2.0下一数据信号
USB_RESET_NPS_MIO32B31USB2.0复位信号
PS_IIC0_SCLPS_MIO34B34I2C时钟信号
PS_IIC0_SDAPS_MIO35C31I2C数据信号

表3-5-1 USB3.0接口引脚分配

千兆以太网接口 ​

Z7-P扩展板上有2路千兆以太网接口，1路连接到PS端，另1路连接到PL端。以太网芯片采用景略半导体的工业级以太网GPHY芯片（JL2121-N040I）为用户提供网络通信服务。PS端的以太网PHY芯片是连接到ZYNQ的PS端BANK502的GPIO接口上。PL端的的以太网PHY芯片是连接到BANK35 的IO上。JL2121芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟Zynq7000系统的MAC层进行数据通信。JL2121D支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

JL2121上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-6-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
RXD3_ADR0
RXC_ADR1
RXCTL_ADR2		MDIO/MDC 模式的PHY地址PHY Address 为 001
RXD1_TXDLYTX时钟2ns延时延时
RXD0_RXDLYRX时钟2ns延时延时

表3-6-1 PHY芯片默认配置值

当网络连接到千兆以太网时，ZYNQ和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，ZYNQ和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图3-6-1为ZYNQ以太网PHY芯片连接示意图:

图片展示了ZYNQ UltraScale+开发板与GPHY芯片JL2121的连接示意图。ZYNQ UltraScale+通过RGMII总线与两个GPHY芯片进行通信，每个GPHY芯片分别连接到J14和J15两个千兆以太网接口。图中还标注了RGMII TX和RGMII RX信号的传输方向。此图在文档中用于说明ZYNQ与GPHY芯片的连接方式，帮助读者理解数据传输路径和时钟频率。

图3-6-1 ZYNQ与GPHY连接示意图

PS千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY1_TXCKPHY1_TXCKJ31以太网1RGMII 发送时钟
PHY1_TXD0PHY1_TXD0J32以太网1发送数据bit０
PHY1_TXD1PHY1_TXD1J34以太网1发送数据bit1
PHY1_TXD2PHY1_TXD2K28以太网1发送数据bit2
PHY1_TXD3PHY1_TXD3K29以太网1发送数据bit3
PHY1_TXCTLPHY1_TXCTLK30以太网1发送使能信号
PHY1_RXCKPHY1_RXCKK31以太网1RGMII接收时钟
PHY1_RXD0PHY1_RXD0K32以太网1接收数据Bit0
PHY1_RXD1PHY1_RXD1K33以太网1接收数据Bit1
PHY1_RXD2PHY1_RXD2K34以太网1接收数据Bit2
PHY1_RXD3PHY1_RXD3L29以太网1接收数据Bit3
PHY1_RXCTLPHY1_RXCTLL30以太网1接收数据有效信号
PHY1_MDCPHY1_MDCL33以太网1MDIO管理时钟
PHY1_MDIOPHY1_MDIOL34以太网1MDIO管理数据

表3-6-2 PS千兆以太网引脚分配

PL千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY2_TXCKB65_L3_NAP22以太网2 RGMII 发送时钟
PHY2_TXD0B65_L6_PAM23以太网2发送数据bit０
PHY2_TXD1B65_L6_NAN23以太网2发送数据bit1
PHY2_TXD2B65_L13_NAH23以太网2发送数据bit2
PHY2_TXD3B65_L3_PAP21以太网2发送数据bit3
PHY2_TXCTLB65_L16_PAF23以太网2发送使能信号
PHY2_RXCKB65_L13_PAH22以太网2 RGMII接收时钟
PHY2_RXD0B65_L2_PAM19以太网2接收数据Bit0
PHY2_RXD1B65_L18_NAE24以太网2接收数据Bit1
PHY2_RXD2B65_L18_PAE23以太网2接收数据Bit2
PHY2_RXD3B65_L24_PAA19以太网2接收数据Bit3
PHY2_RXCTLB65_L2_NAN19以太网2接收数据有效信号
PHY2_MDCB64_L6_NAN16以太网2 MDIO管理时钟
PHY2_MDIOB64_L6_PAN17以太网2 MDIO管理数据
PHY2_RESETB65_L16_NAG23以太网2复位信号

表3-6-3 PL千兆以太网引脚分配

USB Uart接口 ​

Z7-P扩展板上配备了2个Uart转USB接口，1个连接到PS端，一个连接到PL端。转换芯片采用Silicon Labs CP2102的USB-UAR芯片, USB接口采用MINI USB接口，可以用USB线将它连接到上PC的USB口进行串口数据通信。USB Uart电路设计的示意图如下图3-7-1所示:

图片展示了一个USB转串口电路设计的示意图，其中ZYNQ UltraScale+开发板通过PS_UART_RX和PS_UART_TX引脚与USB接口进行数据传输。电路中，U11模块负责电平转换，U6和U7模块分别连接到USB转串口模块（CP2102），实现数据的接收和发送。该电路设计用于Z7-P开发板的USB UART接口扩展，通过PS_UART_RX和PS_UART_TX引脚实现与外部设备的数据通信。

图3-7-1 USB转串口示意图

USB转串口的ZYNQ引脚分配：

信号名称引脚名引脚号备注
PS_UART_RXPS_MIO42D34PS Uart数据输入
PS_UART_TXPS_MIO43E30PS Uart数据输出
PL_UART_RXB87_L2_NN8PL Uart数据输入
PL_UART_TXB87_L2_PN9PL Uart数据输出

表3-7-1 USB转串口引脚分配

Micro SD卡座 ​

扩展板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于存储ZU7EV芯片的BOOT程序，Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZU7EV的PS BANK501的IO信号相连，因为501的VCCIO设置为1.8V，但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。ZU7EV PS和SD卡连接器的原理图如图3-8-1所示。

图片展示了一个Micro SD卡连接示意图，其中ZYNQ UltraScale+ BANK 501通过SD_CLK、SD_CMD和SD_CD引脚与TXS02612芯片相连，而TXS02612芯片又通过D0-D3、CLK和CMD引脚与Micro SD卡连接。该图详细标注了SD卡槽的引脚分配，包括SD_CLK、SD_CD、SD_D0、SD_D1、SD_D2、SD_D3和SD_CMD等信号名称及其对应的引脚名和引脚号。此图在用户手册中用于说明SD卡连接的具体方式和引脚分配，帮助用户正确连接和使用Micro SD卡。

图3-8-1 SD卡连接示意图

SD卡槽引脚分配

信号名称引脚名引脚号备注
SD_CLKSD_CLKF34SD时钟信号
SD_CDSD_CDE33SD命令信号
SD_D0SD_D0E34SD数据Data0
SD_D1SD_D1F30SD数据Data1
SD_D2SD_D2F31SD数据Data2
SD_D3SD_D3F32SD数据Data3
SD_CMDSD_CMDF33SD卡检测信号

表3-8-1 SD卡引脚分配

FMC连接器 ​

Z7-P扩展板带有一个标准的FMC HPC的扩展口，可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。FMC扩展口包含36对差分IO信号和2对GTH收发器时钟信号。

FMC扩展口的59对差分信号连接到ZYNQ Ultrascale+芯片的BANK28, 64,65的IO上，电平标准为1.8V，差分信号支持LVDS数据通信。8对GTH收发器信号连接到BANK225,226。ZYNQ Ultrascale+和FMC连接器的原理图如图3-9-1所示。

图片展示了ZYNQ UltraScale+芯片与FMC连接器之间的连接示意图。ZYNQ UltraScale+芯片的BANK28、BANK64、BANK65和BANK225、BANK226分别连接到FMC扩展口的59对差分信号和8对GTH收发器信号。图中还标注了各信号的具体名称，如FMC_CLK0_P/N、FMC_CLK1_P/N等。该图在文档中用于说明FMC连接器的引脚分配和信号连接关系，帮助读者理解ZYNQ UltraScale+芯片与FMC连接器之间的电气连接。

图3-9-1 FMC连接器连接示意图

FMC连接器引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
FMC_DP0_C2M_N225_TX1_NAA5FMC收发器数据发送0负
FMC_DP0_C2M_P225_TX1_PAA6FMC收发器数据发送0正
FMC_DP1_C2M_N225_TX2_NY3FMC收发器数据发送1负
FMC_DP1_C2M_P225_TX2_PY4FMC收发器数据发送1正
FMC_DP2_C2M_N225_TX0_NAC5FMC收发器数据发送2负
FMC_DP2_C2M_P225_TX0_PAC6FMC收发器数据发送2正
FMC_DP3_C2M_N225_TX3_NW5FMC收发器数据发送3负
FMC_DP3_C2M_P225_TX3_PW6FMC收发器数据发送3正
FMC_DP4_C2M_N226_TX2_NR5FMC收发器数据发送4负
FMC_DP4_C2M_P226_TX2_PR6FMC收发器数据发送4正
FMC_DP5_C2M_N226_TX3_NN5FMC收发器数据发送5负
FMC_DP5_C2M_P226_TX3_PN6FMC收发器数据发送5正
FMC_DP6_C2M_N226_TX0_NU5FMC收发器数据发送6负
FMC_DP6_C2M_P226_TX0_PU6FMC收发器数据发送6正
FMC_DP7_C2M_N226_TX1_NT3FMC收发器数据发送7负
FMC_DP7_C2M_P226_TX1_PT4FMC收发器数据发送7正
FMC_DP0_M2C_N225_RX1_NAB3FMC收发器数据接收0负
FMC_DP0_M2C_P225_RX1_PAB4FMC收发器数据接收0正
FMC_DP1_M2C_N225_RX2_NAA1FMC收发器数据接收1负
FMC_DP1_M2C_P225_RX2_PAA2FMC收发器数据接收1正
FMC_DP2_M2C_N225_RX0_NAC1FMC收发器数据接收2负
FMC_DP2_M2C_P225_RX0_PAC2FMC收发器数据接收2正
FMC_DP3_M2C_N225_RX3_NW1FMC收发器数据接收3负
FMC_DP3_M2C_P225_RX3_PW2FMC收发器数据接收3正
FMC_DP4_M2C_N226_RX2_NR1FMC收发器数据接收4负
FMC_DP4_M2C_P226_RX2_PR2FMC收发器数据接收4正
FMC_DP5_M2C_N226_RX3_NP3FMC收发器数据接收5负
FMC_DP5_M2C_P226_RX3_PP4FMC收发器数据接收5正
FMC_DP6_M2C_N226_RX0_NV3FMC收发器数据接收6负
FMC_DP6_M2C_P226_RX0_PV4FMC收发器数据接收6正
FMC_DP7_M2C_N226_RX1_NU1FMC收发器数据接收7负
FMC_DP7_M2C_P226_RX1_PU2FMC收发器数据接收7正
FMC_GBTCLK0_M2C_N225_CLK0_NY7FMC收发器参考时钟输入0负
FMC_GBTCLK0_M2C_P225_CLK0_PY8FMC收发器参考时钟输入0正
FMC_GBTCLK1_M2C_N226_CLK0_NV7FMC收发器参考时钟输入1负
FMC_GBTCLK1_M2C_P226_CLK0_PV8FMC收发器参考时钟输入1正
FMC_CLK0_NB64_L11_NAK17LA参考第1路参考时钟负
FMC_CLK0_PB64_L11_PAJ17LA参考第1路参考时钟正
FMC_CLK1_NB64_L12_NAJ15LA参考第2路参考时钟负
FMC_CLK1_PB64_L12_PAJ16LA参考第2路参考时钟正
FMC_LA00_CC_NB65_L12_NAJ22LA参考第0路数据（时钟）负
FMC_LA00_CC_PB65_L12_PAJ21LA参考第0路数据（时钟）正
FMC_LA01_CC_NB65_L14_NAH21LA参考第1路数据（时钟）负
FMC_LA01_CC_PB65_L14_PAG21LA参考第1路数据（时钟）正
FMC_LA02_NB65_L5_NAP23LA参考第2路数据负
FMC_LA02_PB65_L5_PAN22LA参考第2路数据正
FMC_LA03_NB65_L17_NAF22LA参考第3路数据负
FMC_LA03_PB65_L17_PAF21LA参考第3路数据正
FMC_LA04_NB65_L4_NAN21LA参考第4路数据负
FMC_LA04_PB65_L4_PAM21LA参考第4路数据正
FMC_LA05_NB65_L15_NAG20LA参考第5路数据负
FMC_LA05_PB65_L15_PAG19LA参考第5路数据正
FMC_LA06_NB65_L8_NAL23LA参考第6路数据负
FMC_LA06_PB65_L8_PAL22LA参考第6路数据正
FMC_LA07_NB65_L9_NAK19LA参考第7路数据负
FMC_LA07_PB65_L9_PAJ19LA参考第7路数据正
FMC_LA08_NB65_L11_NAK20LA参考第8路数据负
FMC_LA08_PB65_L11_PAJ20LA参考第8路数据正
FMC_LA09_NB65_L10_NAK23LA参考第9路数据负
FMC_LA09_PB65_L10_PAK22LA参考第9路数据正
FMC_LA10_NB65_L1_NAP20LA参考第10路数据负
FMC_LA10_PB65_L1_PAP19LA参考第10路数据正
FMC_LA11_NB65_L20_NAC19LA参考第11路数据负
FMC_LA11_PB65_L20_PAB19LA参考第11路数据正
FMC_LA12_NB65_L7_NAL21LA参考第12路数据负
FMC_LA12_PB65_L7_PAL20LA参考第12路数据正
FMC_LA13_NB65_L21_NAE20LA参考第13路数据负
FMC_LA13_PB65_L21_PAD20LA参考第13路数据正
FMC_LA14_NB65_L19_NAE19LA参考第14路数据负
FMC_LA14_PB65_L19_PAE18LA参考第14路数据正
FMC_LA15_NB65_L22_NAB18LA参考第15路数据负
FMC_LA15_PB65_L22_PAA18LA参考第15路数据正
FMC_LA16_NB65_L23_NAD19LA参考第16路数据负
FMC_LA16_PB65_L23_PAC18LA参考第16路数据正
FMC_LA17_CC_NB64_L14_NAG18LA参考第17路数据（时钟）负
FMC_LA17_CC_PB64_L14_PAF18LA参考第17路数据（时钟）正
FMC_LA18_CC_NB64_L13_NAH17LA参考第18路数据（时钟）负
FMC_LA18_CC_PB64_L13_PAH18LA参考第18路数据（时钟）正
FMC_LA19_NB64_L7_NAM15LA参考第19路数据负
FMC_LA19_PB64_L7_PAM16LA参考第19路数据正
FMC_LA20_NB64_L15_NAF17LA参考第20路数据负
FMC_LA20_PB64_L15_PAE17LA参考第20路数据正
FMC_LA21_NB64_L5_NAP15LA参考第21路数据负
FMC_LA21_PB64_L5_PAP16LA参考第21路数据正
FMC_LA22_NB64_L4_NAN14LA参考第22路数据负
FMC_LA22_PB64_L4_PAM14LA参考第22路数据正
FMC_LA23_NB64_L3_NAN18LA参考第23路数据负
FMC_LA23_PB64_L3_PAM18LA参考第23路数据正
FMC_LA24_NB64_L16_NAJ14LA参考第24路数据负
FMC_LA24_PB64_L16_PAH14LA参考第24路数据正
FMC_LA25_NB64_L10_NAK14LA参考第25路数据负
FMC_LA25_PB64_L10_PAK15LA参考第25路数据正
FMC_LA26_NB64_L1_NAP17LA参考第26路数据负
FMC_LA26_PB64_L1_PAP18LA参考第26路数据正
FMC_LA27_NB64_L2_NAP13LA参考第27路数据负
FMC_LA27_PB64_L2_PAN13LA参考第27路数据正
FMC_LA28_NB64_L17_NAF15LA参考第28路数据负
FMC_LA28_PB64_L17_PAF16LA参考第28路数据正
FMC_LA29_NB64_L19_NAE15LA参考第29路数据负
FMC_LA29_PB64_L19_PAD15LA参考第29路数据正
FMC_LA30_NB64_L22_NAA15LA参考第30路数据负
FMC_LA30_PB64_L22_PAA16LA参考第30路数据正
FMC_LA31_NB64_L20_NAC16LA参考第31路数据负
FMC_LA31_PB64_L20_PAC17LA参考第31路数据正
FMC_LA32_NB64_L21_NAB15LA参考第32路数据负
FMC_LA32_PB64_L21_PAB16LA参考第32路数据正
FMC_LA33_NB64_L23_NAB14LA参考第33路数据负
FMC_LA33_PB64_L23_PAA14LA参考第33路数据正
FMC_HA00_CC_NB28_L13_NE23HA第0路数据（时钟）负
FMC_HA00_CC_PB28_L13_PF23HA第0路数据（时钟）正
FMC_HA01_CC_NB28_L11_NE22HA第1路数据（时钟）负
FMC_HA01_CC_PB28_L11_PF22HA第1路数据（时钟）正
FMC_HA02_NB28_L22_NB19HA第2路数据负
FMC_HA02_PB28_L22_PB18HA第2路数据正
FMC_HA03_NB28_L9_ND21HA第3路数据负
FMC_HA03_PB28_L9_PD20HA第3路数据正
FMC_HA04_NB28_L20_NC19HA第4路数据负
FMC_HA04_PB28_L20_PC18HA第4路数据正
FMC_HA05_NB28_L19_NA19HA第5路数据负
FMC_HA05_PB28_L19_PA18HA第5路数据正
FMC_HA06_NB28_L7_ND19HA第6路数据负
FMC_HA06_PB28_L7_PE19HA第6路数据正
FMC_HA07_NB28_L10_NF20HA第7路数据负
FMC_HA07_PB28_L10_PG20HA第7路数据正
FMC_HA08_NB28_L15_NC22HA第8路数据负
FMC_HA08_PB28_L15_PC21HA第8路数据正
FMC_HA09_NB28_L16_ND24HA第9路数据负
FMC_HA09_PB28_L16_PE24HA第9路数据正
FMC_HA10_NB28_L12_NF21HA第10路数据负
FMC_HA10_PB28_L12_PG21HA第10路数据正
FMC_HA11_NB28_L17_NC23HA第11路数据负
FMC_HA11_PB28_L17_PD22HA第11路数据正
FMC_HA12_NB28_L3_NJ22HA第12路数据负
FMC_HA12_PB28_L3_PJ21HA第12路数据正
FMC_HA13_NB28_L18_NG26HA第13路数据负
FMC_HA13_PB28_L18_PG25HA第13路数据正
FMC_HA14_NB28_L21_NA21HA第14路数据负
FMC_HA14_PB28_L21_PA20HA第14路数据正
FMC_HA15_NB28_L24_NB21HA第15路数据负
FMC_HA15_PB28_L24_PB20HA第15路数据正
FMC_HA16_NB28_L23_NA23HA第16路数据负
FMC_HA16_PB28_L23_PA22HA第16路数据正
FMC_HA17_CC_NB28_L14_NG24HA第17路数据（时钟）负
FMC_HA17_CC_PB28_L14_PG23HA第17路数据（时钟）正
FMC_HA18_NB64_L9_NAL18HA第18路数据负
FMC_HA18_PB64_L9_PAK18HA第18路数据正
FMC_HA19_NB64_L8_NAL15HA第19路数据负
FMC_HA19_PB64_L8_PAL16HA第19路数据正
FMC_HA20_NB64_L24_NAD16HA第20路数据负
FMC_HA20_PB64_L24_PAD17HA第20路数据正
FMC_HA21_NB64_L18_NAG14HA第21路数据负
FMC_HA21_PB64_L18_PAG15HA第21路数据正
FMC_PRSNTB87_L4_PN11FMC模块存在信号
FMC_PG_C2MB87_L8_PK9FMC Power Good信号
FMC_SCLB87_L6_PM10FMC的I2C通信时钟
FMC_SDAB87_L6_NL10FMC的I2C通信数据

表3-9-1 FMC连接器引脚分配

40针扩展口 ​

Z7-P扩展板上有留了1个2.54mm标准间距的40针的扩展口J16，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口34个信号连接到BANK87，BANK88的IO上，电平标准位3.3V。

图3-10-1为40针扩展口的电路图

图片内容：该图展示了FPGA 40 PIN External IO的电路图，其中J4为40针扩展口，引脚从1到40依次排列，每个引脚都标有对应的信号名称，如EX_IO1_N、EX_IO1_P等，同时标注了电源引脚+3.3V。图片在上下文中起到解释40针扩展口J16的引脚分配和信号连接的作用，帮助读者理解Z7-P扩展板上40针扩展口的详细配置。

图3-10-1 40针扩展口J4原理图

40针扩展口引脚分配如下：

连接器管脚信号名称ZYNQ引脚名ZYNQ引脚号
3IO1_1NB88_L4_NE2
4IO1_1PB88_L4_PE3
5IO1_2NB88_L1_ND1
6IO1_2PB88_L1_PE1
7IO1_3NB88_L5_NC2
8IO1_3PB88_L5_PD2
9IO1_4NB87_L11_NG7
10IO1_4PB87_L11_PH7
11IO1_5NB88_L11_ND5
12IO1_5PB88_L11_PD6
13IO1_6NB88_L9_NF4
14IO1_6PB88_L9_PF5
15IO1_7NB88_L8_ND4
16IO1_7PB88_L8_PE4
17IO1_8NB87_L9_NJ6
18IO1_8PB87_L9_PJ7
19IO1_9NB88_L7_NB4
20IO1_9PB88_L7_PC4
21IO1_10NB88_L2_NB1
22IO1_10PB88_L2_PC1
23IO1_11NB88_L3_NA2
24IO1_11PB88_L3_PA3
25IO1_12NB88_L6_NB3
26IO1_12PB88_L6_PC3
27IO1_13NB88_L10_NA5
28IO1_13PB88_L10_PB5
29IO1_14NB88_L12_NE5
30IO1_14PB88_L12_PF6
31IO1_15NB87_L10_NG6
32IO1_15PB87_L10_PH6
33IO1_16NB87_L12_NG8
34IO1_16PB87_L12_PH8
35IO1_17NB87_L3_NM12
36IO1_17PB87_L3_PN13

表3-10-1 40针扩展口引脚分配

JTAG调试口 ​

在Z7-P扩展板上预留了一个JTAG接口，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH。为了避免带电插拔造成对ZYNQ UltraScale+芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围。JTAG部分原理图如下图3-11-1所示。

图片展示了一个JTAG连接器的原理图，其中详细标注了FPGA的TCK、TDO、TMS和TDI信号线与JTAG接口的连接方式。此外，图片中还列出了四个BAT54S稳压二极管，用于稳定电源电压。该原理图在文档中用于解释JTAG调试口的连接方式，帮助读者理解Z7-P开发板上JTAG接口的具体实现。

图3-11-1 原理图中JTAG接口部分

EEPROM和温度传感器 ​

Z7-P开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），通过IIC总线连接到PS端进行通信。另外板上还带有一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75，LM75芯片的温度精度为0.5度。EEPROM和温度传感器通过I2C总线挂载到ZYNQ UltraScale+的Bank501 MIO上。图3-18-1为EEPROM和温度传感器的原理图

图片展示了ZYNQ UltraScale+开发板上EEPROM和温度传感器的原理图。ZYNQ UltraScale+通过PS_IIC0_SCL和PS_IIC0_SDA引脚与电平转换器U27相连，电平转换器再通过PS_IIC0_SCL和PS_IIC0_SDA引脚与EEPROM U26和温度传感器LM75 U25相连。此图在文档中用于说明EEPROM和温度传感器的连接方式，帮助读者理解硬件连接的细节。

图3-12-1 EEPROM和传感器的原理图

EEPROM通信引脚分配如下：

信号名称引脚名引脚号备注
PS_IIC0_SCLPS_MIO34B34I2C时钟信号
PS_IIC0_SDAPS_MIO35C31I2C数据信号

表3-12-1 EEPROM引脚分配

LED灯 ​

Z7-P扩展板上有4个发光二极管LED。 包含1个电源指示灯， 1个DONE指示灯，1个PS控制指示灯，1个PL控制指示灯。用户可以通过程序来控制亮和灭，用户LED灯硬件连接的示意图如图3-13-1所示：

图片展示了一个ZYNQ UltraScale+开发板的硬件连接示意图，其中包含了PS_LED、DONE_LED和PL_LED1三个LED灯的连接。PS_LED连接到BANK 503的管脚E32，DONE_LED连接到BANK 501的管脚，而PL_LED1连接到BANK 87的管脚。该图在用户手册中用于说明用户LED灯的硬件连接方式，帮助用户理解如何通过程序控制LED灯的亮灭。

图3-13-1 用户LED灯硬件连接示意图

用户LED灯的引脚分配

信号名称引脚名管脚号备注
PS_LEDPS_MIO44E32用户PS LED灯
PL_LEDB87_L5_PM9用户PL LED1灯

表3-13-1 用户LED灯引脚分配

按键 ​

Z7-P扩展板上有1个复位按键RESET和2个用户按键。复位信号连接到核心板的复位芯片输入，用户可以使用这个复位按键来复位ZYNQ系统。用户按键1个连接到PS的MIO上，1个是连接到PL的IO上。复位按键和用户按键都是低电平有效，用户按键的连接示意图如图3-14-1所示：

图片内容：该图展示了复位按键和用户按键的连接示意图。图中ZYNQ UltraScale+芯片的BANK 501和BANK 87分别连接到PS_KEY和PL_KEY，分别对应PS按键输入和PL按键输入。图中还标注了按键的管脚分配信息。 图片作用：该图在文档中用于说明复位按键和用户按键的连接方式，帮助读者理解按键的管脚分配和连接关系，以便在实际开发过程中正确连接复位和用户按键。

图3-14-1 复位按键连接示意图

按键的ZYNQ管脚分配

信号名称引脚名引脚号备注
PS_KEYPS_MIO40D31PS按键输入
PL_KEYB87_L8_NJ9PL按键输入

表3-14-1 按键引脚分配

拨码开关 ​

开发板上有一个4位的拨码开关SW1用来配置ZYNQ系统的启动模式。Z7-P系统开发平台支持4种启动模式。这4种启动模式分别是JTAG调试模式, QSPI FLASH, EMMC和SD2.0卡启动模式。ZU7EV芯片上电后会检测（PS_MODE0~3）的电平来决定那种启动模式。用户可以通过扩展板上的拨码开关SW1来选择不同的启动模式。SW1启动模式配置如下表3-15-1所示。

SW1拨码位置（1，2，3, 4）MODE[3:0]启动模式
ON，ON，ON，ON0000PS JTAG
ON，ON，OFF ,ON0010QSPI FLASH
ON，OFF，ON，OFF0101SD卡
ON，OFF， OFF， ON0110EMMC

表3-15-1 SW1启动模式配置

电源 ​

Z7-P开发板的电源输入电压为DC12V，可以通过DC JACK或者PCIE对板子供电。底板上通过1路DC/DC电源芯片ETA8156和3路DC/DC电源芯片ETA1471转换成+5V，+3.3V，+1.8V，FMC_VADJ。板上的电源设计示意图如下图3-16-1所示:

图片展示了一个电源设计示意图，其中12V电源通过U35、U36、U38和U5四个芯片分别输出+5.0V、+3.3V、+1.8V和FMC_VADJ电压。这些电压分别用于USB供电电源、以太网和USB2.0、以太网、USB2.0、M.2、SD、DP、CAN和RS485等不同功能。该图在文档中用于说明Z7-P开发板电源设计的具体实现方式，帮助读者理解电源接口的功能分配。

图3-16-1 原理图中电源接口部分

各个电源分配的功能如下表所示：

电源功能
+5.0VUSB供电电源
+1.8V以太网，USB2.0
+3.3V以太网，USB2.0，M.2, SD，DP，CAN，RS485
FMC_VADJFMC

表3-16-1 电源接口功能

风扇 ​

因为ZU7EV正常工作时会产生大量的热量，我们在板上为芯片增加了一个散热片和风扇，防止芯片过热。风扇的控制由ZYNQ芯片来控制，控制管脚连接到BANK87的IO上（PIN M8），如果IO电平输出为低，MOSFET管导通，风扇工作，如果IO电平输出为高，风扇停止。板上的风扇设计图如下图3-17-1所示:

图片展示了一个风扇控制电路图，其中风扇（FAN）的控制信号来自FAN_PWM引脚，通过R31和R30电阻分压后，输入到Q2（MMBT3904LT1G）晶体管的基极。Q2的集电极连接到Q1（NDT3055L）场效应晶体管的栅极，控制MOSFET的导通与截止。电路中还包括R14和R10电阻、C11电容以及D7（B340A）二极管，用于保护电路。风扇的电源连接到J9插座的1和2引脚，红色为正极，黑色为负极。该电路图用于说明风扇的控制原理，以及风扇电源的连接方式。

图3-23-1 开发板风扇设计

风扇出厂前已经用螺丝固定在开发板上，风扇的电源连接到了J9的插座上，红色的为正极，黑色的为负极。

结构尺寸图 ​

图3-18-1为Z7-P开发板正面结构尺寸图。图中展示了开发板的整体布局，印有“ALINX”字样，还标有“FMC”标识。开发板长222.0mm，宽98.4mm，部分区域宽度为75.9mm，另有长度为188.3mm、宽度为85.4mm、106.7mm等尺寸标注。此图与上文扩展板结构尺寸相关内容对应，直观呈现了开发板正面外观及尺寸信息。

图3-18-1 正面图（Top View）

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