ALINX 产品手册

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AXU2CG开发板用户手册

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AXU2CGA/B简介 ​

AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用AMD公司的Zynq UltraScale+ MPSoCs CG系列的芯片，型号为XCZU2CG-1SFVC784E。AXU2CGA的PS端挂载了2片DDR4（共1GB，32bit）和1片256Mb的QSPI FLASH。AXU2CGB的PS端挂载了4片DDR4（共2GB，64bit），1片8GB eMMC FLASH存储芯片和1片256Mb的QSPI FLASH。

外围接口包含1个MINI DP接口、4个USB3.0接口、1路千兆以太网接口、1个USB串口、1路PCIE接口、1路TF卡接口、2个40针扩展口、2路MIPI接口和按键LED。

下图为整个开发系统的结构示意图：

图片展示了AXU2CGA/B开发板的结构示意图，其中XILINX Zynq UltraScale+ MPSoC XCZU2CG-1SFVC784E为核心芯片，连接了多个外围接口，包括MINI DP接口、USB3.0接口、千兆以太网接口、USB串口、PCIE接口、TF卡接口、40针扩展口、MIPI接口和按键LED。此外，开发板还挂载了4片DDR4（共2GB，64bit）、1片8GB eMMC FLASH存储芯片和1片256Mb的QSPI FLASH。这张结构示意图清晰地展示了开发板的硬件配置和接口布局，帮助用户更好地理解AXU2CGA/B的内部结构和功能。

图1-1 AXU2CGA/B结构示意图

ZYNQ芯片 ​

XCZU2CG-1SFVC784E芯片的PS系统PS系统集成了2个ARM Cortex™-A53处理器，速度高达1.2Ghz，支持2级Cache; 另外还包含2个Cortex-R5处理器，速度高达500Mhz。

XCZU2CG支持32位或者64位的DDR4，LPDDR4，DDR3,DDR3L, LPDDR3存储芯片，在PS端带有丰富的高速接口如PCIE Gen2, USB3.0, SATA 3.1, DisplayPort；同时另外也支持USB2.0，千兆以太网，SD/SDIO，I2C，CAN，UART，GPIO等接口。PL端内部含有丰富的可编程逻辑单元，DSP和内部RAM。XCZU2CG芯片的总体框图下图所示

图片展示了ZYNQ芯片的总体框图，分为Processing System和Programmable Logic两大部分。Processing System包括ARM Cortex-A53和ARM Cortex-R5处理器，以及内存、系统功能、高速连接和一般连接等模块。Programmable Logic部分则包含存储和信号处理、系统监控、通用目的I/O和高性能HP I/O等模块。该图在文档中用于直观展示ZYNQ芯片的内部结构和功能模块，帮助读者更好地理解芯片的硬件配置和工作原理。

图2-1 ZU2CG芯片的总体框图

其中PS系统部分的主要参数如下：

  • ARM 双核Cortex™-A53处理器，速度高达1.2GHz，每个CPU 32KB 1级指令和数据缓存，1MB 2级缓存 2个CPU共享。
  • ARM 双核Cortex-R5处理器，速度高达500MHz，每个CPU 32KB 1级指令和数据缓存，及128K紧耦合内存。
  • 外部存储接口，支持32/64bit DDR4/3/3L、LPDDR4/3接口。
  • 静态存储接口，支持NAND, 2xQuad-SPI FLASH。
  • 高速连接接口，支持PCIe Gen2 x4, 2xUSB3.0, Sata 3.1, DisplayPort, 4x Tri-mode Gigabit Ethernet。
  • 普通连接接口：2xUSB2.0, 2x SD/SDIO, 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO。
  • 电源管理：支持Full/Low/PL/Battery四部分电源的划分。
  • 加密算法：支持RSA, AES和SHA。
  • 系统监控：10位1Mbps的AD采样，用于温度和电压的检测。

其中PL逻辑部分的主要参数如下：

  • 逻辑单元Logic Cells：103K；
  • 触发器(flip-flops) : 94K；
  • 查找表LUTs : 47K；
  • Block RAM：5.3Mb；
  • 时钟管理单元（CMTs）: 3
  • 乘法器18x25MACCs：240

XCZU2CG-1SFVC784E芯片的速度等级为-1，商业级，封装为SFVC784。

DDR DRAM ​

AXU2CGA板上PS端配有2片Micron(美光）的DDR4芯片，组成32位数据总线带宽和共1GB的容量。AXU2CGB板上PS端配有4片Micron(美光）的DDR4芯片，组成64位数据总线带宽和共2GB的容量。PS端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)。DDR4 SDRAM的具体配置如下所示。

其中U71,U72仅AXU2CGB贴装。

位号容量厂家
U3,U5,(U71,U72)256M x 16bitMicron

表3-1 DDR4 SDRAM配置

PS端的DDR4的硬件连接方式如下图所示:

图片展示了ZYNQ UltraScale+与DDR4 DRAM之间的硬件连接方式。ZYNQ UltraScale+通过BANK 504与DDR4 DRAM进行通信，数据传输宽度为32/64位，同时通过时钟、地址线和控制线进行同步。U3、U5以及U71、U72（仅AXU2CGB贴装）被连接到DDR4 DRAM。该图在文档中用于说明PS端的DDR4 DRAM原理图部分，帮助读者理解硬件连接的具体配置。

图3-1 PS端DDR4 DRAM原理图部分

AXU2CGA PS端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PS_DDR4_DQS0_PPS_DDR_DQS_P0_504AF21
PS_DDR4_DQS0_NPS_DDR_DQS_N0_504AG21
PS_DDR4_DQS1_PPS_DDR_DQS_P1_504AF23
PS_DDR4_DQS1_NPS_DDR_DQS_N1_504AG23
PS_DDR4_DQS2_PPS_DDR_DQS_P2_504AF25
PS_DDR4_DQS2_NPS_DDR_DQS_N2_504AF26
PS_DDR4_DQS3_PPS_DDR_DQS_P3_504AE27
PS_DDR4_DQS3_NPS_DDR_DQS_N3_504AF27
PS_DDR4_DQ0PS_DDR_DQ0_504AD21
PS_DDR4_DQ1PS_DDR_DQ1_504AE20
PS_DDR4_DQ2PS_DDR_DQ2_504AD20
PS_DDR4_DQ3PS_DDR_DQ3_504AF20
PS_DDR4_DQ4PS_DDR_DQ4_504AH21
PS_DDR4_DQ5PS_DDR_DQ5_504AH20
PS_DDR4_DQ6PS_DDR_DQ6_504AH19
PS_DDR4_DQ7PS_DDR_DQ7_504AG19
PS_DDR4_DQ8PS_DDR_DQ8_504AF22
PS_DDR4_DQ9PS_DDR_DQ9_504AH22
PS_DDR4_DQ10PS_DDR_DQ10_504AE22
PS_DDR4_DQ11PS_DDR_DQ11_504AD22
PS_DDR4_DQ12PS_DDR_DQ12_504AH23
PS_DDR4_DQ13PS_DDR_DQ13_504AH24
PS_DDR4_DQ14PS_DDR_DQ14_504AE24
PS_DDR4_DQ15PS_DDR_DQ15_504AG24
PS_DDR4_DQ16PS_DDR_DQ16_504AC26
PS_DDR4_DQ17PS_DDR_DQ17_504AD26
PS_DDR4_DQ18PS_DDR_DQ18_504AD25
PS_DDR4_DQ19PS_DDR_DQ19_504AD24
PS_DDR4_DQ20PS_DDR_DQ20_504AG26
PS_DDR4_DQ21PS_DDR_DQ21_504AH25
PS_DDR4_DQ22PS_DDR_DQ22_504AH26
PS_DDR4_DQ23PS_DDR_DQ23_504AG25
PS_DDR4_DQ24PS_DDR_DQ24_504AH27
PS_DDR4_DQ25PS_DDR_DQ25_504AH28
PS_DDR4_DQ26PS_DDR_DQ26_504AF28
PS_DDR4_DQ27PS_DDR_DQ27_504AG28
PS_DDR4_DQ28PS_DDR_DQ28_504AC27
PS_DDR4_DQ29PS_DDR_DQ29_504AD27
PS_DDR4_DQ30PS_DDR_DQ30_504AD28
PS_DDR4_DQ31PS_DDR_DQ31_504AC28
PS_DDR4_DM0PS_DDR_DM0_504AG20
PS_DDR4_DM1PS_DDR_DM1_504AE23
PS_DDR4_DM2PS_DDR_DM2_504AE25
PS_DDR4_DM3PS_DDR_DM3_504AE28
PS_DDR4_A0PS_DDR_A0_504W28
PS_DDR4_A1PS_DDR_A1_504Y28
PS_DDR4_A2PS_DDR_A2_504AB28
PS_DDR4_A3PS_DDR_A3_504AA28
PS_DDR4_A4PS_DDR_A4_504Y27
PS_DDR4_A5PS_DDR_A5_504AA27
PS_DDR4_A6PS_DDR_A6_504Y22
PS_DDR4_A7PS_DDR_A7_504AA23
PS_DDR4_A8PS_DDR_A8_504AA22
PS_DDR4_A9PS_DDR_A9_504AB23
PS_DDR4_A10PS_DDR_A10_504AA25
PS_DDR4_A11PS_DDR_A11_504AA26
PS_DDR4_A12PS_DDR_A12_504AB25
PS_DDR4_A13PS_DDR_A13_504AB26
PS_DDR4_WE_BPS_DDR_A14_504AB24
PS_DDR4_CAS_BPS_DDR_A15_504AC24
PS_DDR4_RAS_BPS_DDR_A16_504AC23
PS_DDR4_ACT_BPS_DDR_ACT_N_504Y23
PS_DDR4_ALERT_BPS_DDR_ALERT_N_504U25
PS_DDR4_BA0PS_DDR_BA0_504V23
PS_DDR4_BA1PS_DDR_BA1_504W22
PS_DDR4_BG0PS_DDR_BG0_504W24
PS_DDR4_CS0_BPS_DDR_CS_N0_504W27
PS_DDR4_ODT0PS_DDR_ODT0_504U28
PS_DDR4_PARITYPS_DDR_PARITY_504V24
PS_DDR4_RESET_BPS_DDR_RST_N_504U23
PS_DDR4_CLK0_PPS_DDR_CK0_P_504W25
PS_DDR4_CLK0_NPS_DDR_CK0_N_504W26
PS_DDR4_CKE0PS_DDR_CKE0_504V28

表3-2 DDR4 SDRAM引脚分配

AXU2CGB PS端DDR4 SDRAM数据引脚分配与AXU2CGA一致，额外的数据信号分配如下：

信号名称引脚名引脚号
PS_DDR4_DQS4_PPS_DDR_DQS_P4_504N23
PS_DDR4_DQS4_NPS_DDR_DQS_N4_504M23
PS_DDR4_DQS5_PPS_DDR_DQS_P5_504L23
PS_DDR4_DQS5_NPS_DDR_DQS_N5_504K23
PS_DDR4_DQS6_PPS_DDR_DQS_P6_504N26
PS_DDR4_DQS6_NPS_DDR_DQS_N6_504N27
PS_DDR4_DQS7_PPS_DDR_DQS_P7_504J26
PS_DDR4_DQS7_NPS_DDR_DQS_N7_504J27
PS_DDR4_DQ32PS_DDR_DQ32_504T22
PS_DDR4_DQ33PS_DDR_DQ33_504R22
PS_DDR4_DQ34PS_DDR_DQ34_504P22
PS_DDR4_DQ35PS_DDR_DQ35_504N22
PS_DDR4_DQ36PS_DDR_DQ36_504T23
PS_DDR4_DQ37PS_DDR_DQ37_504P24
PS_DDR4_DQ38PS_DDR_DQ38_504R24
PS_DDR4_DQ39PS_DDR_DQ39_504N24
PS_DDR4_DQ40PS_DDR_DQ40_504H24
PS_DDR4_DQ41PS_DDR_DQ41_504J24
PS_DDR4_DQ42PS_DDR_DQ42_504M24
PS_DDR4_DQ43PS_DDR_DQ43_504K24
PS_DDR4_DQ44PS_DDR_DQ44_504J22
PS_DDR4_DQ45PS_DDR_DQ45_504H22
PS_DDR4_DQ46PS_DDR_DQ46_504K22
PS_DDR4_DQ47PS_DDR_DQ47_504L22
PS_DDR4_DQ48PS_DDR_DQ48_504M25
PS_DDR4_DQ49PS_DDR_DQ49_504M26
PS_DDR4_DQ50PS_DDR_DQ50_504L25
PS_DDR4_DQ51PS_DDR_DQ51_504L26
PS_DDR4_DQ52PS_DDR_DQ52_504K28
PS_DDR4_DQ53PS_DDR_DQ53_504L28
PS_DDR4_DQ54PS_DDR_DQ54_504M28
PS_DDR4_DQ55PS_DDR_DQ55_504N28
PS_DDR4_DQ56PS_DDR_DQ56_504J28
PS_DDR4_DQ57PS_DDR_DQ57_504K27
PS_DDR4_DQ58PS_DDR_DQ58_504H28
PS_DDR4_DQ59PS_DDR_DQ59_504H27
PS_DDR4_DQ60PS_DDR_DQ60_504G26
PS_DDR4_DQ61PS_DDR_DQ61_504G25
PS_DDR4_DQ62PS_DDR_DQ62_504K25
PS_DDR4_DQ63PS_DDR_DQ63_504J25
PS_DDR4_DM4PS_DDR_DM4_504R23
PS_DDR4_DM5PS_DDR_DM5_504H23
PS_DDR4_DM6PS_DDR_DM6_504L27
PS_DDR4_DM7PS_DDR_DM7_504H26

表3-3 AXU2CGB PS DDR4 SDRAM 额外引脚分配

QSPI Flash ​

AXU2CGA/B配有1片256MBit大小的Quad-SPI FLASH芯片，型号为MT25QU256ABA1EW9-0SIT。QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，图4-1为QSPI Flash在原理图中的部分。

图片内容：该图展示了ZYNQ UltraScale+与QSPI Flash（MT25QU256）之间的连接示意图。ZYNQ UltraScale+通过QSPI0_CS、QSPI0_SCK和QSPI0_D0~QSPI0_D3与QSPI Flash进行通信。ZYNQ UltraScale+的BANK 500与QSPI Flash通过这些信号进行数据传输。 图片作用：该图在文档中用于说明QSPI Flash连接示意图，帮助读者理解ZYNQ UltraScale+与QSPI Flash之间的信号连接关系，以及它们如何通过QSPI接口进行数据传输。

图4-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MIO0_QSPI0_SCLKPS_MIO0_500AG15
MIO1_QSPI0_IO1PS_MIO1_500AG16
MIO2_QSPI0_IO2PS_MIO2_500AF15
MIO3_QSPI0_IO3PS_MIO3_500AH15
MIO4_QSPI0_IO0PS_MIO4_500AH16
MIO5_QSPI0_SS_BPS_MIO5_500AD16

表4-1 QSPI Flash引脚分配

eMMC Flash(仅AXU2CGB贴装) ​

AXU2CGB配有一片容量为8GB的eMMC FLASH芯片。eMMC FLASH连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上，图5-1为eMMC Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+与eMMC之间的连接示意图。ZYNQ UltraScale+通过BANK 500与eMMC进行通信，其中MMC_CCLK、MMC_CMD、MMC_DAT0至MMC_DAT7分别通过相应的引脚进行数据传输。该图在上下文中用于说明eMMC Flash的连接方式，帮助用户理解配置芯片引脚分配时的信号连接关系。

图5-1 eMMC Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MMC_DAT0PS_MIO13_500AH18
MMC_DAT1PS_MIO14_500AG18
MMC_DAT2PS_MIO15_500AE18
MMC_DAT3PS_MIO16_500AF18
MMC_DAT4PS_MIO17_500AC18
MMC_DAT5PS_MIO18_500AC19
MMC_DAT6PS_MIO19_500AE19
MMC_DAT7PS_MIO20_500AD19
MMC_CMDPS_MIO21_500AC21
MMC_CCLKPS_MIO22_500AB20
MMC_RSTNPS_MIO23_500AB18

图5-1 eMMC Flash引脚分配

EEPROM ​

AXU2CGA/B开发板板载了一片EEPROM，型号为24LC04。EEPROM的I2C信号连接的ZYNQ PS端的MIO口上。图6-1为EEPROM的原理图

图片展示了ZYNQ UltraScale+与EEPROM之间的I2C信号连接。ZYNQ UltraScale+的PS端通过MIO口连接到EEPROM，其中PS_IIC1_SCL（时钟线）连接到U27的BANK 501，PS_IIC1_SDA（数据线）连接到U27的L16。该图在文档中用于说明EEPROM的原理图，帮助读者理解ZYNQ UltraScale+与EEPROM之间的信号连接关系。

图6-1 EEPROM原理图部分

EEPROM引脚分配：

信号名称引脚名引脚号
PS_IIC1_SCLPS_MIO32_501J16
PS_IIC1_SDAPS_MIO33_501L16

表6-1 EEPROM引脚分配

DP显示接口 ​

AXU2CGA/B带有1路MINI型的DisplayPort输出显示接口，用于视频图像的显示，最高支持4K x 2K@30Fps输出。ZU2CG PS MGT的LANE0和LANE1的TX信号以差分信号方式连接到DP连接器。DisplayPort辅助通道连接到PS的MIO管脚上。DP输出接口的示意图如图7-1所示:

图片展示了ZYNQ UltraScale+开发板上的DisplayPort（DP）接口设计示意图。图中详细标注了DP接口的各个引脚及其在ZYNQ芯片上的具体位置，包括GT0_DP_TX_P、GT0_DP_TX_N、GT1_DP_TX_P、GT1_DP_TX_N、505_DP_CLKP、505_DP_CLKN、DP_AUX_OUT、DP_AUX_IN、DP_OE和DP_HPD等信号的分配情况。此外，图中还标示了DP参考时钟和DP辅助数据输出/输入的连接关系。这张图在文档中用于直观展示DP接口的引脚分配和信号流向，帮助读者更好地理解ZYNQ芯片与DP接口之间的连接关系。

图7-1 DP接口设计示意图

DisplayPort接口ZYNQ引脚分配如下：

信号名称ZYNQ引脚名引脚号备注
GT0_DP_TX_PPS_MGTTXP3_505B23DP数据低位发送正
GT0_DP_TX_NPS_MGTTXN3_505B24DP数据低位发送负
GT1_DP_TX_PPS_MGTTXP2_505C25DP数据高位发送正
GT1_DP_TX_NPS_MGTTXN2_505C26DP数据高位发送负
505_DP_CLKPPS_MGTREFCLK2P_505C21DP参考时钟正
505_DP_CLKPPS_MGTREFCLK2N_505C22DP参考时钟负
DP_AUX_OUTPS_MIO27J15DP辅助数据输出
DP_AUX_INPS_MIO30F16DP辅助数据输入
DP_OEPS_MIO29G16DP辅助数据输出使能
DP_HPDPS_MIO28K15DP插入信号检测

表7-1 DP接口引脚分配

USB 接口 ​

AXU2CGA/B板上有4个USB3.0接口，接口为HOST工作模式(Type A)，数据传输速度高达5.0Gb/s。USB3.0通过ULPI接口连接外部的USB PHY芯片和USB3.0 HUB芯片，实现高速的USB3.0数据通信。

USB连接的示意图如8-1所示：

图片内容：该图展示了AXU2CG开发板USB接口的连接示意图。图中包括ZYNQ UltraScale+芯片、USB PHY芯片、USB HUB芯片以及USB连接器。ZYNQ UltraScale+芯片通过USB2.0 DATA和USB3.0 DATA引脚分别连接USB PHY芯片和USB HUB芯片。USB PHY芯片通过DP/DM引脚连接USB HUB芯片，实现USB3.0数据通信。USB HUB芯片通过USB1/2和USB3/4引脚分别连接外部的USB连接器。 图片作用：该图在文档中用于说明USB接口的连接方式，帮助读者理解AXU2CG开发板上USB3.0接口的工作原理和数据传输路径。

图8-1 USB接口示意图

USB引脚分配：

信号名称引脚名引脚号备注
USB_SSTXPPS_MGTTXP2_505D23USB3.0数据发送正
USB_SSTXNPS_MGTTXN2_505D24USB3.0数据发送负
USB_SSRXPPS_MGTRXP2_505D27USB3.0数据接收正
USB_SSRXNPS_MGTRXN2_505D28USB3.0数据接收负
505_USB_CLKPPS_MGTREFCLK2P_505E21USB3.0参考时钟正
505_USB_CLKNPS_MGTREFCLK2N_505E22USB3.0参考时钟负
USB_DATA0PS_MIO56C16USB2.0数据Bit0
USB_DATA1PS_MIO57A16USB2.0数据Bit1
USB_DATA2PS_MIO54F17USB2.0数据Bit2
USB_DATA3PS_MIO59E17USB2.0数据Bit3
USB_DATA4PS_MIO60C17USB2.0数据Bit4
USB_DATA5PS_MIO61D17USB2.0数据Bit5
USB_DATA6PS_MIO62A17USB2.0数据Bit6
USB_DATA7PS_MIO63E18USB2.0数据Bit7
USB_STPPS_MIO58F18USB2.0停止信号
USB_DIRPS_MIO53D16USB2.0数据方向信号
USB_CLKPS_MIO52G18USB2.0时钟信号
USB_NXTPS_MIO55B16USB2.0下一数据信号

表8-1 USB接口引脚分配

千兆以太网接口 ​

AXU2CGA/B上有1路千兆以太网接口，以太网接口是通过GPHY芯片连接的PS的BANK502上。GPHY芯片采用Micrel公司的KSZ9031RNXIC以太网PHY芯片， PHY Address 为 001。图9-1为ZYNQ PS端以太网PHY芯片连接示意图:

图片展示了ZYNQ UltraScale+与GPHY（KSZ9031RNXIC）芯片之间的连接示意图。ZYNQ UltraScale+的BANK502通过多个信号线与GPHY芯片相连，包括TXCK、TXCTL、RXCK、RXCTL、TXD0~TXD3、RXD0~RXD3、MDC和MDIO等。这些信号线用于传输数据和控制信号。图片在上下文中起到直观展示ZYNQ PS系统与GPHY芯片连接关系的作用，帮助读者理解千兆以太网接口的具体连接方式。

图9-1 ZYNQ PS系统与GPHY连接示意图

千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY1_TXCKPS_MIO64E19RGMII 发送时钟
PHY1_TXD0PS_MIO65A18发送数据bit０
PHY1_TXD1PS_MIO66G19发送数据bit1
PHY1_TXD2PS_MIO67B18发送数据bit2
PHY1_TXD3PS_MIO68C18发送数据bit3
PHY1_TXCTLPS_MIO69D19发送使能信号
PHY1_RXCKPS_MIO70C19RGMII接收时钟
PHY1_RXD0PS_MIO71B19接收数据Bit0
PHY1_RXD1PS_MIO72G20接收数据Bit1
PHY1_RXD2PS_MIO73G21接收数据Bit2
PHY1_RXD3PS_MIO74D20接收数据Bit3
PHY1_RXCTLPS_MIO75A19接收数据有效信号
PHY1_MDCPS_MIO76B20MDIO管理时钟
PHY1_MDIOPS_MIO77F20MDIO管理数据

表9-1 千兆以太网引脚分配

USB Uart接口 ​

AXU2CGA/B板上配备了一个Uart转USB接口，用于系统调试。转换芯片采用Silicon Labs CP2102的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行核心板的单独供电和串口数据通信。USB Uart电路设计的示意图如下图所示:

图片展示了USB转串口的电路设计示意图，其中ZYNQ UltraScale+芯片通过PS_UART1_TX和PS_UART1_RX引脚与电平转换模块U24相连，电平转换模块再通过RXD和TXD引脚与UART-USB模块U23连接，最后通过J14接口与Mini USB连接。该电路设计用于实现USB与串口之间的数据传输。图片在上下文中起到直观展示USB转串口电路连接关系的作用，帮助读者更好地理解USB Uart接口的设计。

图10-1 USB转串口示意图

USB转串口的ZYNQ引脚分配：

信号名称引脚名引脚号备注
PS_UART1_TXPS_MIO24AB19Uart数据输出
PS_UART1_RXPS_MIO25AB21Uart数据输入

表10-1 USB转串口引脚分配

SD卡槽 ​

AXU2CGA/B 板包含了一个Micro SD卡接口，SDIO信号与BANK501的IO信号相连，SD卡连接器的原理图如图11-1所示。

图片展示了ZYNQ UltraScale+ BANK 501与TXS02612之间的SD卡连接示意图。ZYNQ UltraScale+ BANK 501通过SD_CLK、SD_CMD、SD_D0-D3和SD_CD引脚与TXS02612进行通信。TXS02612则通过D0-D3、CLK和CMD引脚与MICRO SD卡连接。图片在上下文中起到解释SD卡连接关系的作用，帮助读者理解SD卡与ZYNQ UltraScale+ BANK 501和TXS02612之间的信号传输关系。

图11-1 SD卡连接示意图

SD卡槽引脚分配

信号名称引脚名引脚号备注
SD_CLKPS_MIO51l21SD时钟信号
SD_CMDPS_MIO50M19SD命令信号
SD_D0PS_MIO46L20SD数据Data0
SD_D1PS_MIO47H21SD数据Data1
SD_D2PS_MIO48J21SD数据Data2
SD_D3PS_MIO49M18SD数据Data3
SD_CDPS_MIO45K20SD卡检测信号

表11-1 SD卡引脚分配

PCIE接口 ​

AXU2CGA/B配备了一个PCIE x1的插槽，用于连接PCIE外设，PCIE通信速度高达5Gbps。PCIE信号直接跟BANK505 PS MGT收发器的LANE0相连接。PCIE x 1设计的示意图如下图12-1所示:

图片展示了一个PCIE x 1接口的示意图，其中ZYNQ UltraScale+芯片通过MGT模块连接到PCIE接口。PCIE接口包括四个引脚：PCIE_TXP、PCIE_TXN、PCIE_RXP和PCIE_RXN，分别用于数据发送和接收。此外，PCIE_REFCLK_P和PCIE_REFCLK_N引脚用于提供参考时钟。图片中的“x1”表示该接口为PCIE x 1设计。这张图在文档中用于说明PCIE x 1接口的设计示意图，帮助读者理解PCIE接口的引脚分配和连接方式。

图12-1 PCIE接口设计示意图

PCIE接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
PCIE_TXPPS_MGTTXP0_505E25PCIE数据发送正
PCIE_TXNPS_MGTTXN0_505E26PCIE数据发送负
PCIE_RXPPS_MGTRXP0_505F27PCIE数据接收正
PCIE_RXNPS_MGTRXN0_505F28PCIE数据接收负
PCIE_REFCLK_PPS_MGTREFCLK0P_505F23PCIE参考时钟正
PCIE_REFCLK_NPS_MGTREFCLK0N_505F24PCIE参考时钟负

表12-1 PCIE接口引脚分配

40针扩展口 ​

AXU2CGA/B板上预留了2个2.54mm标准间距的40针扩展口，每个扩展口均包含2个3.3V电源，1个5V电源，3个地以及34个IO口。***J12扩展口的IO口连接到ZYNQ芯片BANK66上，电平标准为1.8V，注意不要插1.8V之外的设备。***J15扩展口的IO口连接到ZYNQ芯片BANK25，BANK26上，电平标准为3.3V。设计的示意图如下图13-1所示:

图片展示了AXU2CG开发板上两个40针扩展口（J12和J15）的设计示意图。J12扩展口连接到ZYNQ芯片的BANK66，包含34个IO口，电平标准为1.8V；J15扩展口连接到BANK25和BANK26，包含14个IO口和20个IO口，电平标准为3.3V。图片在上下文中起到直观展示扩展口连接和分配的作用，帮助读者更好地理解AXU2CG开发板的扩展口设计。

图13-1 扩展口设计示意图

J12扩展口ZYNQ的引脚分配如下：

J12管脚信号名称引脚号J12管脚信号名称引脚号
1GND-2VCC5V-
3IO1_1NF74IO1_1PG8
5IO1_2NF66IO1_2PG6
7IO1_3ND98IO1_3PE9
9IO1_4NF510IO1_4PG5
11IO1_5NE812IO1_5PF8
13IO1_6ND514IO1_6PE5
15IO1_7NC416IO1_7PD4
17IO1_8NE318IO1_8PE4
19IO1_9NF120IO1_9PG1
21IO1_10NE222IO1_10PF2
23IO1_11ND624IO1_11PD7
25IO1_12NB926IO1_12PC9
27IO1_13NA428IO1_13PB4
29IO1_14NB630IO1_14PC6
31IO1_15NA632IO1_15PA7
33IO1_16NB834IO1_16PC8
35IO1_17NA836IO1_17PA9
37GND-38GND-
39VCC_3V3_BUCK4-40VCC_3V3_BUCK4-

表13-1 J12扩展口引脚分配

J15扩展口ZYNQ的引脚分配如下：

J12管脚信号名称引脚号J12管脚信号名称引脚号
1GND-2VCC5V-
3IO2_1NA114IO2_1PA12
5IO2_2NA136IO2_2PB13
7IO2_3NA148IO2_3PB14
9IO2_4NE1310IO2_4PE14
11IO2_5NA1512IO2_5PB15
13IO2_6NC1314IO2_6PC14
15IO2_7NB1016IO2_7PC11
17IO2_8ND1418IO2_8PD15
19IO2_9NF1120IO2_9PF12
21IO2_10NH1322IO2_10PH14
23IO2_11NG1424IO2_11PG15
25IO2_12NF1026IO2_12PG11
27IO2_13NH1228IO2_13PJ12
29IO2_14NJ1430IO2_14PK14
31IO2_15NK1232IO2_15PK13
33IO2_16NL1334IO2_16PL14
35IO2_17NG1036IO2_17PH11
37GND-38GND-
39VCC_3V3_BUCK4-40VCC_3V3_BUCK4-

表13-2 J15扩展口引脚分配

MIPI接口 ​

AXU2CGA/B板上有2路MIPI接口，用于连接MIPI摄像头。MIPI的差分信号分别连接到BANK64、65的HP IO上，电平标准为+1.2V；MIPI的控制信号连接到BANK24上，电平标准为+3.3V。 MIPI口设计的示意图如下图14-1所示:

图片内容：该图展示了AXU2CG开发板上MIPI接口的连接示意图。图中ZYNQ UltraScale+芯片的BANK64、65分别连接到MIPI Clock和MIPI DATA信号，而BANK24则连接到MIPI的控制信号。J23和J24接口分别连接到两个MIPI接口，其中J23接口的引脚分配包括CAM_GPIO、CAM_CLK、CAM_SCL和CAM_SDA。图片在上下文中的作用：该图直观地展示了AXU2CG开发板上MIPI接口的硬件连接关系，帮助读者理解MIPI接口在开发板上的具体应用和信号分配。

图14-1 MIPI接口连接示意图

J23接口MIPI通信引脚分配如下：

PIN信号名称ZYNQ引脚名ZYNQ引脚号备注
1GND--地
2MIPI1_LAN0_NIO_L2N_64AE8MIPI数据0信号N
3MIPI1_LAN0_PIO_L2P_64AE9MIPI数据0信号P
4GND--地
5MIPI1_LAN1_NIO_L3N_64AC8MIPI数据1信号N
6MIPI1_LAN1_PIO_L3P_64AB8MIPI数据1信号P
7GND--地
8MIPI1_CLK_NIO_L1N_64AD9MIPI时钟信号N
9MIPI1_CLK_PIO_L1P_64AC9MIPI时钟信号P
10GND--地
11CAM1_GPIOIO_L2N_24AH14控制信号IO
12CAM1_CLKIO_L3P_24AG13控制信号时钟
13CAM1_SCLIO_L3N_24AH13控制信号SCL
14CAM1_SDAIO_L4P_24AE13控制信号SDA
15VCC_3V3--3.3V电源

表14-1 J23接口MIPI引脚分配

J23接口MIPI通信引脚分配如下：

PIN信号名称ZYNQ引脚名ZYNQ引脚号备注
1GND--地
2MIPI2_LAN0_NIO_L2N_65V9MIPI数据0信号N
3MIPI2_LAN0_PIO_L2P_65U9MIPI数据0信号P
4GND--地
5MIPI2_LAN1_NIO_L3N_65V8MIPI数据1信号N
6MIPI2_LAN1_PIO_L3P_65U8MIPI数据1信号P
7GND--地
8MIPI2_CLK_NIO_L1N_65Y8MIPI时钟信号N
9MIPI2_CLK_PIO_L1P_65W8MIPI时钟信号P
10GND--地
11CAM2_GPIOIO_L5P_24AD15控制信号IO
12CAM2_CLKIO_L6P_24AC14控制信号时钟
13CAM2_SCLIO_L5N_24AD14控制信号SCL
14CAM2_SDAIO_L6N_24AC13控制信号SDA
15VCC_3V3--3.3V电源

表14-2 J23接口MIPI引脚分配

JTAG调试口 ​

在AXU2CGA/B板上预留了一个10针的JTAG接口，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH。JTAG的管脚定义如下图所示

图片显示了AXU2CG开发板的正面，板上有一个10针的JTAG接口，黄色箭头指向该接口，表明其位置和功能。该接口用于下载ZYNQ UltraScale+程序或固化程序到FLASH。图片在上下文中起到直观展示JTAG接口位置的作用，帮助读者更好地理解文档中提到的JTAG接口的定义和使用方法。

图15-1 JTAG接口管脚定义

拨码开关 ​

板上有一个4位的拨码开关用来配置ZYNQ系统的启动模式。AXU2CGA/B系统支持4种启动模式。这4种启动模式分别是JTAG调试模式, QSPI FLASH, EMMC和SD2.0卡启动模式。芯片上电后会检测（PS_MODE0~3）的电平来决定那种启动模式。用户可以通过拨码开关来选择不同的启动模式。SW1启动模式配置如下表16-1所示。

SW1拨码位置（4，3，2, 1）MODE[3:0]启动模式
ON，ON，ON，ON0000PS JTAG
ON，ON，OFF ,ON0010QSPI FLASH
ON，OFF，ON，OFF0101SD卡
ON，OFF， OFF， ON0110EMMC

表16-1 SW1启动模式配置

LED灯 ​

AXU2CGA/B的板上有4个用户指示灯，4个用户控制按键以及一个reset按键。4个用户指示灯和4个用户按键均连接到BANK24的IO上。LED灯硬件连接的示意图如图17-1所示：

图片内容：该图展示了ZYNQ UltraScale+开发板上LED灯和按键的硬件连接示意图。图中，ZYNQ UltraScale+芯片位于左侧，右侧连接了四个LED灯（LED1至LED4）和四个按键（KEY1至KEY4）。每个LED和按键都通过特定的引脚与芯片相连，如LED1连接到IO_L9N_24引脚，KEY1连接到IO_L7P_24引脚。 图片作用：这张图在文档中用于说明LED灯硬件连接的示意图，帮助读者理解开发板上LED灯和按键的具体连接方式，为后续的硬件开发提供参考。

图17-1 LED灯硬件连接示意图

LED,按键引脚分配：

信号名称引脚名引脚号
LED1IO_L9N_24W13
LED2IO_L12P_24Y12
LED3IO_L12N_24AA12
LED4IO_L7N_24AB13
KEY1IO_L7P_24AA13
KEY2IO_L1N_24AE14
KEY3IO_L1P_24AE15
KEY4IO_L2P_24AG14

表17-1 LED/按键引脚分配

系统时钟 ​

板上分别为RTC电路，PS系统, PL逻辑部分提供了参考时钟，其中RTC的时钟为32.768，PS的系统时钟为33.3333Mhz, PL端的时钟是25Mhz。时钟电路设计的示意图如下图18-1所示：

图片内容：该图展示了ZYNQ UltraScale+开发板的时钟电路设计，其中PS_CLK和PL_REF_CLK分别连接到BANK 503和BANK 44，PS_CLK的频率为33.33MHz，PL_REF_CLK的频率为25MHz。此外，图中还标注了32.768KHz和33.33MHz的时钟源。 图片作用：这张图在文档中用于说明时钟电路设计，具体展示了ZYNQ UltraScale+开发板中PS_CLK和PL_REF_CLK的时钟分配情况，以及它们的频率，为后续的时钟源设计提供了直观的参考。

图18-1 时钟源

时钟引脚分配：

信号名称引脚名引脚号
PL_REF_CLKIO_L8P_44AB11

表18-1 时钟引脚分配

其中PS_CLK和PL_REF_CLK的时钟是由Si5332芯片产生，为3.3V电平标准。

风扇接口 ​

风扇为12V供电，可通过FAN_PWM信号调节转速。

风扇引脚分配：

信号名称引脚名引脚号
FAN_PWMIO_L11P_24W12

表19-1 风扇引脚分配

电源 ​

AXU2CGA/B的电源输入电压为DC12V，电流2A的适配器。电源接口如下图所示，尽量使用我们提供的电源适配器。

图片显示了一块AXU2CG开发板的正面图，图中标注了电源接口的位置。电源接口位于开发板的右上角，旁边有一个箭头指向该位置。图片在上下文中起到直观展示电源接口布局的作用，帮助读者更好地理解电源接口的具体位置和外观。

图20-1 电源接口

结构尺寸图 ​

图片内容：这是一张AXU2CG开发板的结构尺寸图，图中标注了开发板的长宽尺寸分别为100.00mm和85.00mm，以及一个直径为3.1750mm的孔位。开发板上分布着多个电子元件和连接器，包括一个位于中心的蓝色矩形区域，可能为处理器或核心芯片。 图片作用：这张结构尺寸图在文档中用于展示AXU2CG开发板的物理尺寸，帮助读者了解开发板的大小和布局，以便在实际使用或设计时进行参考。

图21-1 正面图（Top View）

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