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黑金ARTIX UltraScale+系列的高端FPGA开发平台（型号：AXAU15）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款ARTIX UltraScale+开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。在底板设计上我们采用了2路40pin拓展接口，FMC模块接口，1路以太网口和 PCIe3.0X4接口满足用户的高速数据传输和交换的要求，是一款数据通信的“专业级”和"全能级“开发平台。相信这样的一款产品非常适合从事数据通信和视频图像处理的学生、工程师等群体。

图0-1-1 AXAU15开发板

一、开发板简介

在这里，对这款AXAU15 FPGA开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由FPGA + 1个DDR4 + QSPI FLASH构成，承担FPGA高速数据处理和存储的功能，加上FPGA和一片DDR4之间的高速数据读写，数据位宽为16位；另外DDR4容量高达8Gbit，满足数据处理过程中对高缓冲区的需求。我们选用的FPGA为AMD公司ARTIX UltraScale+系列的XCAU15P芯片。我们选用的FPGA是FFVB676封装。XCAU15P和DDR4之间通信的时钟频率达到1200Mhz，数据速率为2400bps，充分满足了高速多路数据处理的需求。另外XCAU15P带有12路GTH高速收发器，每路速度高达12.5Gb/s，非常适合用于光纤通信和PCIe数据通信。

下图为整个开发系统的结构示意图：

图1-1-1 AXAU15开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能实现的功能。

• ARTIX UltraScale+核心板

由XCAU15P+8Gb DDR4+256Mb QSPI FLASH组成，另外有两个高精度Sitime公司的LVDS差分晶振，一个是200MHz，另一个是156.25MHz，为FPGA系统和GTH模块提供稳定的时钟输入。

• 一路10/100M/1000M以太网RJ-45接口

千兆以太网接口芯片采用景略公司的JL2121以太网PHY芯片为用户提供网络通信服务。JL2121 芯片支持10/100/1000 Mbps网络传输速率; 全双工和自适应。

• 一路USB Uart调试接口

一路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

• PCIe x4接口

支持PCI Express 4.0标准，提供标准的PCIe x4高速数据传输接口。

• Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

• 40针扩展口

预留2个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

• JTAG口

10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试;

• 按键

2个用户按键；

• LED灯

5个LED（1个在核心板，4个在扩展板）；

二、FPGA核心板

简介

ACAU15 (核心板型号，下同)核心板，是基于AMD公司的ARTIX UltraScale+系列的XCI这款芯片开发的高性能核心板，具有高速，高带宽，高容量等特点，适合高速数据通信，视频图像处理，高速数据采集等方面使用。

这款核心板使用了1片MICRON公司的MT40A512M16LY-062EIT

这款DDR4芯片，有16位数据总线带宽和8Gb的容量；DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)。另外核心板上也集成了1片256MBit大小的QSPI FLASH，用于启动存储配置和系统文件。

这款核心板扩展出72个3.3V电平标准IO口，102个1.8V电平标准IO口，还有12对GTH高速RX/TX差分信号。对于需要大量IO的用户，此核心板将是不错的选择。而且，FPGA芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为45*55（mm），对于二次开发来说，非常适合。

图2-1-1 ACAU15 核心板正面图

FPGA

前面已经介绍过了，我们所使用的FPGA型号为XCAU15P-2FFVB676I，属于AMD公司ARTIX UltraScale+系列的产品，速度等级为2，温度等级为工业级。此型号为FFVB676封装，676个引脚。ARTIX UltraScale+ FPGA的芯片命名规则如下：

图2-2-1 芯片命名规则

其中FPGA芯片XCAU15P的主要参数如下所示：

名称	具体参数
逻辑单元Logic Cells	170100
查找表(CLB LUTs)	77760
触发器(CLB flip-flops)	155520
Block RAM（kb）大小	5223
DSP处理单元（DSP Slices）	576
时钟管理单元（CMTs）	3
GTH 16.3Gb/s 收发器	12
速度等级	-2
温度等级	工业级

表2-2-1 芯片参数

有源差分晶振

ACAU15核心板上配有两个Sitime公司的有源差分晶振，一个是200MHz，型号为SiT9121AI-2B1-33E200.000000，用于FPGA的系统主时钟和用于产生DDR4控制时钟；另一个为156.25MHz，型号为SiT9121AI-2B1-33E156.250000，用于GTH收发器的参考时钟输入。

200Mhz差分时钟

图3.1中的G1即为我们上述提到的给开发板提供的系统时钟源200M有源差分晶振电路。晶振输出连接到FPGA的BANK65全局时钟管脚MRCC(T24和U24)，这个200Mhz的差分时钟可以用来驱动FPGA内的用户逻辑电路，用户可以通过配置FPGA内部的PLLs和DCMs来产生不同频率的时钟。

图2-3-1 200M有源差分晶振

时钟引脚分配：

引脚名称	FPGA引脚
SYS_CLK_P	T24
SYS_CLK_N	U24

表2-3-1 200M时钟引脚分配

156.25Mhz差分时钟

图2-3-2中的G2即为156.25M有源差分晶振电路，此时钟是给FPGA内部的GTH模块提供的参考输入时钟。晶振输出连接到FPGA GTH的BANK225时钟管脚MGTREFCLK1P_225(T7)和MGTREFCLK1N_225(T6)。

图2-3-2 156.25Mhz有源差分晶振

时钟引脚分配：

引脚名称	FPGA引脚
GTH_CLK0_P	T7
GTH_CLK0_N	T6

表2-3-2 156.25Mhz时钟引脚分配

DDR4

ACAU15核心板上配有Micron(美光）的8Gbit的DDR4芯片,型号为MT40A512M16LY-062EIT。DDR的总线宽度共为16bit。DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)。该DDR4存储系统直接连接到了FPGA的BANK 66的存储器接口上。DDR4 SDRAM的具体配置如下表2-4-1所示。

表2-4-1 DDR3 SDRAM配置

位号	芯片类型	容量	厂家
U2	MT40A512M16LY-062EIT	512M x 16bit	micron

表2-4-1 DDR3 SDRAM配置

DDR4的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，保证DDR4的高速稳定的工作。

FPGA和DDR4 DRAM的硬件连接方式如图2-4-1所示:

图2-4-1 DDR4 DRAM原理图部分

DDR4 DRAM引脚分配：

信号名称	FPGA引脚名	FPGA管脚号
PL_DDR4_A0	IO_L13N_T2L_N1_GC_QBC_66	G25
PL_DDR4_A1	IO_L8N_T1L_N3_AD5N_66	M26
PL_DDR4_A2	IO_L10N_T1U_N7_QBC_AD4N_66	L25
PL_DDR4_A3	IO_L19N_T3L_N1_DBC_AD9N_66	E26
PL_DDR4_A4	IO_L8P_T1L_N2_AD5P_66	M25
PL_DDR4_A5	IO_T3U_N12_66	F22
PL_DDR4_A6	IO_L17P_T2U_N8_AD10P_66	H26
PL_DDR4_A7	IO_L16P_T2U_N6_QBC_AD3P_66	F24
PL_DDR4_A8	IO_L17N_T2U_N9_AD10N_66	G26
PL_DDR4_A9	IO_L12P_T1U_N10_GC_66	J23
PL_DDR4_A10	IO_L15P_T2L_N4_AD11P_66	J25
PL_DDR4_A11	IO_L12N_T1U_N11_GC_66	J24
PL_DDR4_A12	IO_L16N_T2U_N7_QBC_AD3N_66	F25
PL_DDR4_A13	IO_L14N_T2L_N3_GC_66	H24
PL_DDR4_ACT_B	IO_L9P_T1L_N4_AD12P_66	K25
PL_DDR4_BA0	IO_L15N_T2L_N5_AD11N_66	J26
PL_DDR4_BA1	IO_T2U_N12_66	G22
PL_DDR4_BG0	IO_L7P_T1L_N0_QBC_AD13P_66	L22
PL_DDR4_CAS_B	IO_L18N_T2U_N11_AD2N_66	H22
PL_DDR4_CKE	IO_L7N_T1L_N1_QBC_AD13N_66	L23
PL_DDR4_CLK_N	IO_L11N_T1U_N9_GC_66	K23
PL_DDR4_CLK_P	IO_L11P_T1U_N8_GC_66	K22
PL_DDR4_CS_B	IO_L14P_T2L_N2_GC_66	H23
PL_DDR4_PAR	IO_L10P_T1U_N6_QBC_AD4P_66	L24
PL_DDR4_RAS_B	IO_L18P_T2U_N10_AD2P_66	H21
PL_DDR4_OTD	IO_T1U_N12_66	M24
PL_DDR4_WE_B	IO_L9N_T1L_N5_AD12N_66	K26
PL_DDR4_DM0	IO_L19P_T3L_N0_DBC_AD9P_66	E25
PL_DDR4_DM1	IO_L1P_T0L_N0_DBC_66	L18
PL_DDR4_DQ0	IO_L20P_T3L_N2_AD1P_66	F23
PL_DDR4_DQ1	IO_L21N_T3L_N5_AD8N_66	D25
PL_DDR4_DQ2	IO_L20N_T3L_N3_AD1N_66	E23
PL_DDR4_DQ3	IO_L24N_T3U_N11_66	B26
PL_DDR4_DQ4	IO_L21P_T3L_N4_AD8P_66	D24
PL_DDR4_DQ5	IO_L23P_T3U_N8_66	D26
PL_DDR4_DQ6	IO_L24P_T3U_N10_66	B25
PL_DDR4_DQ7	IO_L23N_T3U_N9_66	C26
PL_DDR4_DQ8	IO_L2P_T0L_N2_66	M20
PL_DDR4_DQ9	IO_L3N_T0L_N5_AD15N_66	J20
PL_DDR4_DQ10	IO_L3P_T0L_N4_AD15P_66	J19
PL_DDR4_DQ11	IO_L2N_T0L_N3_66	M21
PL_DDR4_DQ12	IO_L6P_T0U_N10_AD6P_66	L20
PL_DDR4_DQ13	IO_L5N_T0U_N9_AD14N_66	J21
PL_DDR4_DQ14	IO_L6N_T0U_N11_AD6N_66	K20
PL_DDR4_DQ15	IO_L5P_T0U_N8_AD14P_66	K21
PL_DDR4_DQS0_N	IO_L22N_T3U_N7_DBC_AD0N_66	C24
PL_DDR4_DQS0_P	IO_L22P_T3U_N6_DBC_AD0P_66	D23
PL_DDR4_DQS1_N	IO_L4N_T0U_N7_DBC_AD7N_66	L19
PL_DDR4_DQS1_P	IO_L4P_T0U_N6_DBC_AD7P_66	M19
PL_DDR4_RST	IO_L13P_T2L_N0_GC_QBC_66	G24

表2-4-2 DDR3 SDRAM引脚分配

QSPI Flash

核心板上使用了一片256Mbit大小的QSPI FLASH芯片，型号为MT25QU256ABA1EW9-0SIT ，它使用1.8V CMOS电压标准。由于它的非易失特性，在使用中，QSPI FLASH可以作为FPGA系统的启动镜像。这些镜像主要包括FPGA的bit文件、软核的应用程序代码以及其它的用户数据文件。

SPI FLASH的具体型号和相关参数见下表

位号	芯片类型	容量	厂家
U35	MT25QU256ABA1EW9-0SIT	256M Bit	Micron

表2-5-1 QSPI Flash的型号和参数

QSPI FLASH连接到FPGA芯片的BANK0的专用管脚上，其中时钟管脚连接到BANK0的CCLK0上，其它数据和片选信号分别连接到BANK0的D00~D03和FCS管脚上。图2-5-1为QSPI Flash和FPGA芯片的连接示意图。

图2-5-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称	FPGA引脚名	FPGA管脚号
QSPI_CLK	CCLK_0	Y11
QSPI_CS	RDWR_FCS_B_0	AA12
QSPI_DQ0	D00_MOSI_0	AD11
QSPI_DQ1	D01_DIN_0	AC12
QSPI_DQ2	D02_0	AC11
QSPI_DQ3	D03_0	AE11

表2-5-2 QSPI Flash引脚分配

LED灯

ACAU15核心板上有1个红色LED灯，是电源指示灯(PWR)。当核心板供电后，电源指示灯会亮起；LED灯硬件连接的示意图如图2-6-1所示：

图2-6-1 开发板LED灯硬件连接示意图

电源

ACAU15核心板供电电压范围为+5V~+17V（典型值+12V），通过连接底板给核心板供电。核心板上通过TPS54821RHL DCDC电源芯片为XCAU15P提供核心电源0.85V, 另外BANK64，BANK65，BANK66的电源用DCDC芯片ETA1471产生，用户可以替换电阻改变IO的电平为1.2V（注意这些BANK的电源不能高于1.8V）,BANK84,85,86的IO电平为3.3V。GTH收发器的电源由LDO芯片产生。

因为Artix UltraScale+ FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照 芯片的电源要求设计，上电依次为VCCINT(1.0V)->VCCBRAM(1.0V)->（1.5 V、3.3V、VCCIO）和1.0V-> MGTAVCC -> MGTAVTT的电路设计，保证芯片的正常工作。

图2-7-1 电源结构

扩展接口

核心板的背面一共扩展出4个高速扩展口，使用4个80Pin的板间连接器和底板连接，FPGA的IO口通过差分走线方式连接到这4个扩展口上。连接器的PIN脚间距为0.5mm，和底板的母座连接器配置实现高速数据通信。

扩展口CON1

80Pin的连接器CON1用来连接底板的VCCIN电源(+12V),地和FPGA的普通IO，这里需要注意，CON1的有52个管脚是连接到BANK64的IO口，电压标准都是1.8V的。CON1扩展口的管脚分配如表2-10-1所示：

CON1管脚	信号 名称	FPGA 管脚号	电平标准	CON1管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	VCCIN	-	12V	PIN2	VCCIN	-	12V
PIN3	VCCIN	-	12V	PIN4	VCCIN	-	12V
PIN5	VCCIN	-	12V	PIN6	VCCIN	-	12V
PIN7	VCCIN	-	12V	PIN8	VCCIN	-	12V
PIN9	GND	-	地	PIN10	GND	-	地
PIN11	B64_T0U	AF23	1.8V	PIN12	B64_L4_N	AD26	1.8V
PIN13	B64_T1U	AF20	1.8V	PIN14	B64_L4_P	AC26	1.8V
PIN15	B64_T2U	AE18	1.8V	PIN16	B64_L2_N	AB26	1.8V
PIN17	B64_T3U	AC16	1.8V	PIN18	B64_L2_P	AB25	1.8V
PIN19	GND	-	地	PIN20	GND	-	地
PIN21	B64_L10_N	AB22	1.8V	PIN22	B64_L1_N	AE26	1.8V
PIN23	B64_L10_P	AA22	1.8V	PIN24	B64_L1_P	AE25	1.8V
PIN25	B64_L8_N	AE23	1.8V	PIN26	B64_L3_N	AF25	1.8V
PIN27	B64_L8_P	AD23	1.8V	PIN28	B64_L3_P	AF24	1.8V
PIN29	GND	-	地	PIN30	GND	-	地
PIN31	B64_L7_N	AF22	1.8V	PIN32	B64_L6_N	AC24	1.8V
PIN33	B64_L7_P	AE22	1.8V	PIN34	B64_L6_P	AB24	1.8V
PIN35	B64_L9_N	AC23	1.8V	PIN36	B64_L5_N	AD25	1.8V
PIN37	B64_L9_P	AC22	1.8V	PIN38	B64_L5_P	AD24	1.8V
PIN39	GND	-	地	PIN40	GND	-	地
PIN41	B64_L12_N	AC21	1.8V	PIN42	B64_L11_N	AE21	1.8V
PIN43	B64_L12_P	AB21	1.8V	PIN44	B64_L11_P	AD21	1.8V
PIN45	B64_L14_N	AD19	1.8V	PIN46	B64_L13_N	AE20	1.8V
PIN47	B64_L14_P	AC19	1.8V	PIN48	B64_L13_P	AD20	1.8V
PIN49	GND	-	地	PIN50	GND	-	地
PIN51	B64_L19_N	Y21	1.8V	PIN52	B64_L21_N	AB20	1.8V
PIN53	B64_L19_P	Y20	1.8V	PIN54	B64_L21_P	AA20	1.8V
PIN55	B64_L20_N	AB19	1.8V	PIN56	B64_L24_N	AA18	1.8V
PIN57	B64_L20_P	AA19	1.8V	PIN58	B64_L24_P	Y18	1.8V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	B64_L23_N	AA17	1.8V	PIN62	B64_L15_N	AF19	1.8V
PIN63	B64_L23_P	Y17	1.8V	PIN64	B64_L15_P	AF18	1.8V
PIN65	B64_L18_N	AE16	1.8V	PIN66	B64_L17_N	AF17	1.8V
PIN67	B64_L18_P	AD16	1.8V	PIN68	B64_L17_P	AE17	1.8V
PIN69	GND	-	地	PIN70	GND	-	地
PIN71	FPGA_DONE	AB11	1.8V	PIN72	B64_L16_N	AD18	1.8V
PIN73	PROGRAM_B	AB9	1.8V	PIN74	B64_L16_P	AC18	1.8V
PIN75	INIT_B	W10	1.8V	PIN76	B64_L22_N	AC17	1.8V
PIN77	NC	-	空脚	PIN78	B64_L22_P	AB17	1.8V
PIN79	NC	-	空脚	PIN80	NC	-	空脚

表2-8-1 扩展口CON1引脚分配

扩展口CON2

80Pin的连接器CON2用来扩展FPGA的BANK65和BANK84以及4路JTAG信号的IO，其中BANK84的电压标准是3.3V的，BANK65的电压标准是1.8V的。CON2扩展口的管脚分配如表2-10-2所示：

CON2管脚	信号 名称	FPGA 管脚号	电平标准	CON2管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	B65_L22_N	P23	1.8V	PIN2	B65_T2U	N26	1.8V
PIN3	B65_L22_P	N23	1.8V	PIN4	B65_T1U	AA23	1.8V
PIN5	B65_L18_N	R26	1.8V	PIN6	B65_T0U	W21	1.8V
PIN7	B65_L18_P	R25	1.8V	PIN8	B65_T3U	T19	1.8V
PIN9	GND	-	地	PIN10	GND	-	地
PIN11	B65_L14_N	U25	1.8V	PIN12	B65_L24_N	N22	1.8V
PIN13	B65_L14_P	T25	1.8V	PIN14	B65_L24_P	N21	1.8V
PIN15	B65_L17_N	P26	1.8V	PIN16	B65_L15_N	P24	1.8V
PIN17	B65_L17_P	P25	1.8V	PIN18	B65_L15_P	N24	1.8V
PIN19	GND	-	地	PIN20	GND	-	地
PIN21	B65_L16_N	V26	1.8V	PIN22	B65_L19_N	R23	1.8V
PIN23	B65_L16_P	U26	1.8V	PIN24	B65_L19_P	R22	1.8V
PIN25	B65_L10_N	W26	1.8V	PIN26	B65_L5_N	T23	1.8V
PIN27	B65_L10_P	W25	1.8V	PIN28	B65_L5_P	T22	1.8V
PIN29	GND	-	地	PIN30	GND	-	地
PIN31	B65_L11_N	W23	1.8V	PIN32	B65_L12_N	W24	1.8V
PIN33	B65_L11_P	V23	1.8V	PIN34	B65_L12_P	V24	1.8V
PIN35	B65_L2_N	U22	1.8V	PIN36	B65_L8_N	Y26	1.8V
PIN37	B65_L2_P	U21	1.8V	PIN38	B65_L8_P	Y25	1.8V
PIN39	GND	-	地	PIN40	GND	-	地
PIN41	B65_L23_N	P19	1.8V	PIN42	B65_L21_N	R21	1.8V
PIN43	B65_L23_P	N19	1.8V	PIN44	B65_L21_P	R20	1.8V
PIN45	B65_L3_N	U20	1.8V	PIN46	B65_L4_N	V22	1.8V
PIN47	B65_L3_P	T20	1.8V	PIN48	B65_L4_P	V21	1.8V
PIN49	GND	-	地	PIN50	GND	-	地
PIN51	B65_L20_N	P21	1.8V	PIN52	B65_L9_N	AA25	1.8V
PIN53	B65_L20_P	P20	1.8V	PIN54	B65_L9_P	AA24	1.8V
PIN55	B65_L6_N	W20	1.8V	PIN56	B65_L7_N	Y23	1.8V
PIN57	B65_L6_P	W19	1.8V	PIN58	B65_L7_P	Y22	1.8V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	B65_L1_N	V19	1.8V	PIN62	B84_L2_N	AF13	3.3V
PIN63	B65_L1_P	U19	1.8V	PIN64	B84_L2_P	AE13	3.3V
PIN65	B84_L6_N	AB16	3.3V	PIN66	B84_L1_N	AF15	3.3V
PIN67	B84_L6_P	AB15	3.3V	PIN68	B84_L1_P	AF14	3.3V
PIN69	GND	-	地	PIN70	GND	-	地
PIN71	FPGA_TCK	AE12	1.8V	PIN72	B84_L3_N	AE15	3.3V
PIN73	FPGA_TDI	AB12	1.8V	PIN74	B84_L3_P	AD15	3.3V
PIN75	FPGA_TMS	AB10	1.8V	PIN76	B84_L4_N	AD14	3.3V
PIN77	FPGA_TDO	Y10	1.8V	PIN78	B84_L4_P	AD13	3.3V
PIN79	NC	-	空脚	PIN80	NC	-	空脚

表2-8-2 扩展口CON2引脚分配

扩展口CON3

80Pin的连接器CON3用来扩展FPGA的BANK84，BANK85和BANK86的普通IO。BANK84，BANK85和BANK86的电压标准都是3.3V的。CON3扩展口的管脚分配如表2-10-3所示：

CON3管脚	信号 名称	FPGA 管脚号	电平标准	CON3管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	B84_L8_N	AB14	3.3V	PIN2	B84_L5_N	AC14	3.3V
PIN3	B84_L8_P	AA14	3.3V	PIN4	B84_L5_P	AC13	3.3V
PIN5	B84_L12_N	W13	3.3V	PIN6	B84_L11_N	AA13	3.3V
PIN7	B84_L12_P	W12	3.3V	PIN8	B84_L11_P	Y13	3.3V
PIN9	GND	-	地	PIN10	GND	-	地
PIN11	B84_L7_N	AA15	3.3V	PIN12	B84_L9_N	Y16	3.3V
PIN13	B84_L7_P	Y15	3.3V	PIN14	B84_L9_P	W16	3.3V
PIN15	B84_L10_N	W15	3.3V	PIN16	NC		空脚
PIN17	B84_L10_P	W14	3.3V	PIN18	NC		空脚
PIN19	GND	-	地	PIN20	GND	-	地
PIN21	B85_L1_N	K9	3.3V	PIN22	B85_L3_N	H9	3.3V
PIN23	B85_L1_P	K10	3.3V	PIN24	B85_L3_P	J9	3.3V
PIN25	B85_L2_N	J10	3.3V	PIN26	B85_L6_N	F9	3.3V
PIN27	B85_L2_P	J11	3.3V	PIN28	B85_L6_P	F10	3.3V
PIN29	GND	-	地	PIN30	GND	-	地
PIN31	B85_L4_N	G11	3.3V	PIN32	B85_L5_N	G9	3.3V
PIN33	B85_L4_P	H11	3.3V	PIN34	B85_L5_P	G10	3.3V
PIN35	B85_L11_N	A10	3.3V	PIN36	B85_L9_N	C9	3.3V
PIN37	B85_L11_P	B10	3.3V	PIN38	B85_L9_P	D9	3.3V
PIN39	GND	-	地	PIN40	GND	-	地
PIN41	B85_L8_N	D10	3.3V	PIN42	B85_L10_N	A9	3.3V
PIN43	B85_L8_P	D11	3.3V	PIN44	B85_L10_P	B9	3.3V
PIN45	B85_L7_N	E10	3.3V	PIN46	B85_L12_N	B11	3.3V
PIN47	B85_L7_P	E11	3.3V	PIN48	B85_L12_P	C11	3.3V
PIN49	GND	-	地	PIN50	GND	-	地
PIN51	B86_L2_N	H13	3.3V	PIN52	B86_L1_N	H12	3.3V
PIN53	B86_L2_P	J13	3.3V	PIN54	B86_L1_P	J12	3.3V
PIN55	B86_L4_N	J14	3.3V	PIN56	B86_L5_N	F12	3.3V
PIN57	B86_L4_P	J15	3.3V	PIN58	B86_L5_P	G12	3.3V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	B86_L9_N	C13	3.3V	PIN62	B86_L3_N	G14	3.3V
PIN63	B86_L9_P	C14	3.3V	PIN64	B86_L3_P	H14	3.3V
PIN65	B86_L8_N	D13	3.3V	PIN66	B86_L7_N	E12	3.3V
PIN67	B86_L8_P	D14	3.3V	PIN68	B86_L7_P	E13	3.3V
PIN69	GND	-	地	PIN70	GND	-	地
PIN71	B86_L11_N	A12	3.3V	PIN72	B86_L10_N	B12	3.3V
PIN73	B86_L11_P	A13	3.3V	PIN74	B86_L10_P	C12	3.3V
PIN75	B86_L6_N	F13	3.3V	PIN76	B86_L12_N	A14	3.3V
PIN77	B86_L6_P	F14	3.3V	PIN78	B86_L12_P	B14	3.3V
PIN79	NC	-	空脚	PIN80	NC	-	空脚

表2-8-3 扩展口CON3引脚分配

扩展口CON4

80Pin的连接器CON4用来扩展FPGA的BANK224，BANK225和BANK226的收发器接口。CON4扩展口的管脚分配如表2-10-4所示：

CON3管脚	信号 名称	FPGA 管脚号	电平标准	CON3管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	224_TX0_N	AF6	1.2V	PIN2	224_RX0_N	AF1	1.2V
PIN3	224_TX0_P	AF7	1.2V	PIN4	224_RX0_P	AF2	1.2V
PIN5	GND	-	地	PIN6	GND	-	地
PIN7	224_TX1_N	AE8	1.2V	PIN8	224_RX1_N	AE3	1.2V
PIN9	224_TX1_P	AE9	1.2V	PIN10	224_RX1_P	AE4	1.2V
PIN11	GND	-	地	PIN12	GND	-	地
PIN13	224_TX2_N	AD6	1.2V	PIN14	224_RX2_N	AD1	1.2V
PIN15	224_TX2_P	AD7	1.2V	PIN16	224_RX2_P	AD2	1.2V
PIN17	GND	-	地	PIN18	GND	-	地
PIN19	224_TX3_N	AC4	1.2V	PIN20	224_RX3_N	AB1	1.2V
PIN21	224_TX3_P	AC5	1.2V	PIN22	224_RX3_P	AB2	1.2V
PIN23	GND	-	地	PIN24	GND	-	地
PIN25	225_CLK0_N	V6	1.2V	PIN26	224_CLK0_N	AB6	1.2V
PIN27	225_CLK0_P	V7	1.2V	PIN28	224_CLK0_P	AB7	1.2V
PIN29	GND	-	地	PIN30	GND	-	地
PIN31	225_TX0_N	AA4	1.2V	PIN32	225_RX0_N	Y1	1.2V
PIN33	225_TX0_P	AA5	1.2V	PIN34	225_RX0_P	Y2	1.2V
PIN35	GND	-	地	PIN36	GND	-	地
PIN37	225_TX1_N	W4	1.2V	PIN38	225_RX1_N	V1	1.2V
PIN39	225_TX1_P	W5	1.2V	PIN40	225_RX1_P	V2	1.2V
PIN41	GND	-	地	PIN42	GND	-	地
PIN43	225_TX2_N	U4	1.2V	PIN44	225_RX2_N	T1	1.2V
PIN45	225_TX2_P	U5	1.2V	PIN46	225_RX2_P	T2	1.2V
PIN47	GND	-	地	PIN48	GND	-	地
PIN49	225_TX3_N	R4	1.2V	PIN50	225_RX3_N	P1	1.2V
PIN51	225_TX3_P	R5	1.2V	PIN52	225_RX3_P	P2	1.2V
PIN53	GND	-	地	PIN54	GND	-	地
PIN55	226_TX0_N	N4	1.2V	PIN56	226_RX0_N	M1	1.2V
PIN57	226_TX0_P	N5	1.2V	PIN58	226_RX0_P	M2	1.2V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	226_TX1_N	L4	1.2V	PIN62	226_RX1_N	K1	1.2V
PIN63	226_TX1_P	L5	1.2V	PIN64	226_RX1_P	K2	1.2V
PIN65	GND	-	地	PIN66	GND	-	地
PIN67	226_TX2_N	J4	1.2V	PIN68	226_RX2_N	H1	1.2V
PIN69	226_TX2_P	J5	1.2V	PIN70	226_RX2_P	H2	1.2V
PIN71	GND	-	地	PIN72	GND	-	地
PIN73	226_TX3_N	G4	1.2V	PIN74	226_RX3_N	F1	1.2V
PIN75	226_TX3_P	G5	1.2V	PIN76	226_RX3_P	F2	1.2V
PIN77	GND	-	地	PIN78	GND	-	地
PIN79	226_CLK0_P	P7	1.2V	PIN80	226_CLK0_N	P6	1.2V

表2-8-4 扩展口CON4引脚分配

结构图

图2-9-1 正面图（TOP View）

三、扩展板

简介

通过前面的功能简介，我们可以了解到扩展板部分的功能

• 1路千兆以太网RJ-45接口
• PCIe x4接口
• 1路FMC拓展口
• 1路USB Uart调试接口
• 1路Micro SD卡座
• 1路EEPROM
• JTAG调试口
• 2路40针扩展口
• 2个独立按键
• 2个用户LED灯

千兆以太网接口

AXAU15开发板上通过景略半导体的工业级以太网GPHY芯片（JL2121-N040I）为用户提供网络通信服务。JL2121芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟FPGA的MAC层进行数据通信。JL2121D支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

JL2121上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-2-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚	说明	配置值
RXD3_ADR0 RXC_ADR1 RXCTL_ADR2	MDIO/MDC 模式的PHY地址	PHY Address 为 001
RXD1_TXDLY	TX时钟2ns延时	延时
RXD0_RXDLY	RX时钟2ns延时	延时

表3-2-1 PHY芯片默认配置值

当网络连接到千兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

千兆以太网的设计示意图如图3-2-1所示:

图3-2-1 千兆以太网接口设计示意图

以太网FPGA引脚分配如下：

信号名称	FPGA引脚名	FPGA引脚号	备注
PHY_RESET	B64_T0U	AF23	PHY芯片复位
PHY_MDC	B64_T1U	AF20	MDIO管理时钟
PHY_MDIO	B64_T2U	AE18	MDIO管理数据
PHY_RXC	B64_L11_P	AD21	RGMII接收时钟
PHY_RXDV	B64_L11_N	AE21	接收数据有效信号
PHY_RXD0	B64_L9_P	AC22	接收数据Bit0
PHY_RXD1	B64_L9_N	AC23	接收数据Bit1
PHY_RXD2	B64_L8_P	AD23	接收数据Bit2
PHY_RXD3	B64_L8_N	AE23	接收数据Bit3
PHY_GTXC	B64_L18_N	AE16	RGMII 发送时钟
PHY_TXEN	B64_L18_P	AD16	发送使能信号
PHY_TXD0	B64_L24_P	Y18	发送数据bit0
PHY_TXD1	B64_L24_N	AA18	发送数据bit1
PHY_TXD2	B64_L6_P	AB24	发送数据bit2
PHY_TXD3	B64_L6_N	AC24	发送数据bit3

表3-2-2 千兆以太网引脚分配

PCIe4.0 X4接口

AXAU15扩展板上提供一个工业级高速数据传输PCIe4.0 x4接口，PCIE卡的外形尺寸符合标准PCIe卡电气规范要求，可直接在普通PC的x4 PCIe插槽上使用。

PCIe接口的收发信号直接跟FPGA的GTP收发器相连接，四通道的TX信号和RX信号都是以差分信号方式连接到FPGA，单通道通信速率可高达16G bit带宽。PCIe的参考时钟由PC的PCIe插槽提供给开发板，参考时钟频率为100Mhz。

开发板的PCIe接口的设计示意图如下图3-3-1所示,其中TX发送信号和参考时钟CLK信号用AC耦合模式连接。

图3-3-1 PCIe x4设计示意图

PCIe x4接口FPGA引脚分配如下：

网络名称	FPGA引脚	备注
PCIE	AB2	PCIE通道0数据接收 Positive
PCIE_RX0_N	AB1	PCIE通道0数据接收Negative
PCIE	AD2	PCIE通道1数据接收 Positive
PCIE_RX1_N	AD1	PCIE通道1数据接收Negative
PCIE	AE4	PCIE通道2数据接收 Positive
PCIE_RX2_N	AE3	PCIE通道2数据接收Negative
PCIE	AF2	PCIE通道3数据接收 Positive
PCIE	AF1	PCIE通道3数据接收Negative
PCIE	AC5	PCIE通道0数据发送 Positive
PCIE_TX0_N	AC4	PCIE通道0数据发送Negative
PCIE_TX1_P	AD7	PCIE通道1数据发送 Positive
PCIE_TX1_N	AD6	PCIE通道1数据发送Negative
PCIE	AE9	PCIE通道2数据发送 Positive
PCIE_TX2_N	AE8	PCIE通道2数据发送Negative
PCIE_TX3_P	AF7	PCIE通道3数据发送 Positive
PCIE_TX3_N	AF6	PCIE通道3数据发送Negative
PCIE_CLK_P	AB7	PCIE的参考时钟 Positive
PCIE_CLK_N	AB6	PCIE的参考时钟Negative
PCIE_PERST	T19	PCIE复位信号

表3-3-1 PCIe x4引脚分配

FMC连接器

AXAU15扩展板带有一个标准的FMC HPC的扩展口，可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。

FMC扩展口的37对差分信号连接到Artix UltraScale+ FPGA芯片的BANK64,65的IO上，电平标准为1.8V，差分信号支持LVDS数据通信。8对GTX收发器信号连接到BANK225,226。

FMC连接器引脚分配

信号名称	FPGA引脚名	FPGA引脚号	备注
FMC_SCL	B65_L16_N	V26	FMC的I2C通信时钟
FMC_SDA	B65_L16_P	U26	FMC的I2C通信数据
FMC_CLK0_N	B65_L14_N	U25	LA参考第1路参考时钟负
FMC_CLK0_P	B65_L14_P	T25	LA参考第1路参考时钟正
FMC_CLK1_P	B64_L12_P	AB21	LA参考第2路参考时钟负
FMC_CLK1_N	B64_L12_N	AC21	LA参考第2路参考时钟正
FMC_LA00_CC_N	B65_L11_N	W23	LA参考第0路数据（时钟）负
FMC_LA00_CC_P	B65_L11_P	V23	LA参考第0路数据（时钟）正
FMC_LA01_CC_N	B65_L12_N	W24	LA参考第1路数据（时钟）负
FMC_LA01_CC_P	B65_L12_P	V24	LA参考第1路数据（时钟）正
FMC_LA02_N	B65_L15_N	P24	LA参考第2路数据负
FMC_LA02_P	B65_L15_P	N24	LA参考第2路数据正
FMC_LA03_N	B65_L24_N	N22	LA参考第3路数据负
FMC_LA03_P	B65_L24_P	N21	LA参考第3路数据正
FMC_LA04_N	B65_L18_N	R26	LA参考第4路数据负
FMC_LA04_P	B65_L18_P	R25	LA参考第4路数据正
FMC_LA05_N	B65_L17_N	P26	LA参考第5路数据负
FMC_LA05_P	B65_L17_P	P25	LA参考第5路数据正
FMC_LA06_N	B65_L22_N	P23	LA参考第6路数据负
FMC_LA06_P	B65_L22_P	N23	LA参考第6路数据正
FMC_LA07_N	B65_L20_N	P21	LA参考第7路数据负
FMC_LA07_P	B65_L20_P	P20	LA参考第7路数据正
FMC_LA08_N	B65_L21_N	R21	LA参考第8路数据负
FMC_LA08_P	B65_L21_P	R20	LA参考第8路数据正
FMC_LA09_N	B65_L23_N	P19	LA参考第9路数据负
FMC_LA09_P	B65_L23_P	N19	LA参考第9路数据正
FMC_LA10_N	B65_L10_N	W26	LA参考第10路数据负
FMC_LA10_P	B65_L10_P	W25	LA参考第10路数据正
FMC_LA11_N	B65_L5_N	T23	LA参考第11路数据负
FMC_LA11_P	B65_L5_P	T22	LA参考第11路数据正
FMC_LA12_N	B65_L19_N	R23	LA参考第12路数据负
FMC_LA12_P	B65_L19_P	R22	LA参考第12路数据正
FMC_LA13_N	B65_L3_N	U20	LA参考第13路数据负
FMC_LA13_P	B65_L3_P	T20	LA参考第13路数据正
FMC_LA14_N	B65_L1_N	V19	LA参考第14路数据负
FMC_LA14_P	B65_L1_P	U19	LA参考第14路数据正
FMC_LA15_N	B65_L4_N	V22	LA参考第15路数据负
FMC_LA15_P	B65_L4_P	V21	LA参考第15路数据正
FMC_LA16_N	B65_L2_N	U22	LA参考第16路数据负
FMC_LA16_P	B65_L2_P	U21	LA参考第16路数据正
FMC_LA17_CC_N	B64_L14_N	AD19	LA参考第17路数据（时钟）负
FMC_LA17_CC_P	B64_L14_P	AC19	LA参考第17路数据（时钟）正
FMC_LA18_CC_N	B64_L13_N	AE20	LA参考第18路数据（时钟）负
FMC_LA18_CC_P	B64_L13_P	AD20	LA参考第18路数据（时钟）正
FMC_LA19_N	B64_L7_N	AF22	LA参考第19路数据负
FMC_LA19_P	B64_L7_P	AE22	LA参考第19路数据正
FMC_LA20_N	B64_L17_N	AF17	LA参考第20路数据负
FMC_LA20_P	B64_L17_P	AE17	LA参考第20路数据正
FMC_LA21_N	B64_L23_N	AA17	LA参考第21路数据负
FMC_LA21_P	B64_L23_P	Y17	LA参考第21路数据正
FMC_LA22_N	B64_L22_N	AC17	LA参考第22路数据负
FMC_LA22_P	B64_L22_P	AB17	LA参考第22路数据正
FMC_LA23_N	B64_L21_N	AB20	LA参考第23路数据负
FMC_LA23_P	B64_L21_P	AA20	LA参考第23路数据正
FMC_LA24_N	B64_L16_N	AD18	LA参考第24路数据负
FMC_LA24_P	B64_L16_P	AC18	LA参考第24路数据正
FMC_LA25_N	B64_L10_N	AB22	LA参考第25路数据负
FMC_LA25_P	B64_L10_P	AA22	LA参考第25路数据正
FMC_LA26_N	B64_L19_N	Y21	LA参考第26路数据负
FMC_LA26_P	B64_L19_P	Y20	LA参考第26路数据正
FMC_LA27_N	B64_L20_N	AB19	LA参考第27路数据负
FMC_LA27_P	B64_L20_P	AA19	LA参考第27路数据正
FMC_LA28_N	B64_L15_N	AF19	LA参考第28路数据负
FMC_LA28_P	B64_L15_P	AF18	LA参考第28路数据正
FMC_LA29_N	B64_L1_N	AE26	LA参考第29路数据负
FMC_LA29_P	B64_L1_P	AE25	LA参考第29路数据正
FMC_LA30_N	B64_L3_N	AF25	LA参考第30路数据负
FMC_LA30_P	B64_L3_P	AF24	LA参考第30路数据正
FMC_LA31_N	B64_L5_N	AD25	LA参考第31路数据负
FMC_LA31_P	B64_L5_P	AD24	LA参考第31路数据正
FMC_LA32_N	B64_L4_N	AD26	LA参考第32路数据负
FMC_LA32_P	B64_L4_P	AC26	LA参考第32路数据正
FMC_LA33_N	B64_L2_N	AB26	LA参考第33路数据负
FMC_LA33_P	B64_L2_P	AB25	LA参考第33路数据正
FMC_PRSNT	B65_L8_N	Y26	FMC模块存在信号
FMC_GBTCLK0_M2C_N	225_CLK0_N	V6	FMC收发器参考时钟输入0负
FMC_GBTCLK0_M2C_P	225_CLK0_P	V7	FMC收发器参考时钟输入0正
FMC_DP0_C2M_N	225_TX0_N	AA4	FMC收发器数据发送0负
FMC_DP0_C2M_P	225_TX0_P	AA5	FMC收发器数据发送0正
FMC_DP0_M2C_N	225_RX0_N	Y1	FMC收发器数据接收0负
FMC_DP0_M2C_P	225_RX0_P	Y2	FMC收发器数据接收0正
FMC_DP1_C2M_N	225_TX1_N	W4	FMC收发器数据发送1负
FMC_DP1_C2M_P	225_TX1_P	W5	FMC收发器数据发送1正
FMC_DP1_M2C_N	225_RX1_N	V1	FMC收发器数据接收1负
FMC_DP1_M2C_P	225_RX1_P	V2	FMC收发器数据接收1正
FMC_DP2_C2M_N	225_TX2_N	U4	FMC收发器数据发送2负
FMC_DP2_C2M_P	225_TX2_P	U5	FMC收发器数据发送2正
FMC_DP2_M2C_N	225_RX2_N	T1	FMC收发器数据接收2负
FMC_DP2_M2C_P	225_RX2_P	T2	FMC收发器数据接收2正
FMC_DP3_C2M_N	225_TX3_N	R4	FMC收发器数据发送3负
FMC_DP3_C2M_P	225_TX3_P	R5	FMC收发器数据发送3正
FMC_DP3_M2C_N	225_RX3_N	P1	FMC收发器数据接收3负
FMC_DP3_M2C_P	225_RX3_P	P2	FMC收发器数据接收3正
FMC_DP4_C2M_N	226_TX0_N	N4	FMC收发器数据发送4负
FMC_DP4_C2M_P	226_TX0_P	N5	FMC收发器数据发送4正
FMC_DP4_M2C_N	226_RX0_N	M1	FMC收发器数据接收4负
FMC_DP4_M2C_P	226_RX0_P	M2	FMC收发器数据接收4正
FMC_DP5_C2M_N	226_TX1_N	L4	FMC收发器数据发送5负
FMC_DP5_C2M_P	226_TX1_P	L5	FMC收发器数据发送5正
FMC_DP5_M2C_N	226_RX1_N	K1	FMC收发器数据接收5负
FMC_DP5_M2C_P	226_RX1_P	K2	FMC收发器数据接收5正
FMC_DP6_C2M_N	226_TX2_N	J4	FMC收发器数据发送6负
FMC_DP6_C2M_P	226_TX2_P	J5	FMC收发器数据发送6正
FMC_DP6_M2C_N	226_RX2_N	H1	FMC收发器数据接收6负
FMC_DP6_M2C_P	226_RX2_P	H2	FMC收发器数据接收6正
FMC_DP7_C2M_N	226_TX3_N	G4	FMC收发器数据发送7负
FMC_DP7_C2M_P	226_TX3_P	G5	FMC收发器数据发送7正
FMC_DP7_M2C_N	226_RX3_N	F1	FMC收发器数据接收7负
FMC_DP7_M2C_P	226_RX3_P	F2	FMC收发器数据接收7正
FMC_GBTCLK1_M2C_P	226_CLK0_P	P7	FMC收发器参考时钟输入1正
FMC_GBTCLK1_M2C_N	226_CLK0_N	P6	FMC收发器参考时钟输入1负

表3-4-1 FMC连接器引脚分配

USB转串口

开发板包含了Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行串口数据通信 。

USB Uart电路设计的示意图如图3-5-1所示

图3-5-1 USB转串口示意图

UART转串口的FPGA引脚分配：

信号名称	FPGA引脚名	FPGA引脚号	备注
UART1_RXD	B86_L11_N	A12	Uart数据输入
UART1_TXD	B86_L11_P	A13	Uart数据输出

表3-5-1 USB转串口引脚分配

TF卡槽

TF卡是现在非常常用的存储设备，我们扩展出来的TF卡，支持SPI模式和SD模式。原理图如下图3-6-1所示。

图3-6-1 TF卡槽原理图

SD卡槽引脚分配

信号名称	FPGA引脚名	FPGA引脚号	备注
SD_CD	B65_L8_P	Y25	SD卡插入信号
SD_CLK	B65_L9_N	AA25	SD时钟信号
SD_CMD	B65_L9_P	AA24	SD命令信号
SD_D0	B65_L7_P	Y22	SD数据Data0
SD_D1	B65_L7_N	Y23	SD数据Data1
SD_D2	B65_L6_N	W20	SD数据Data2
SD_D3	B65_L6_P	W19	SD数据Data3

表3-6-1 TF卡槽引脚分配

EEPROM 24LC04

AXAU15开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），由2个256byte的block组成,通过IIC总线进行通信。板载EEPROM就是为了学习IIC总线的通信方式。EEPROM的I2C信号连接的FPGA端的BANK14 IO口上。下图3-7-1为EEPROM的设计示意图

图3-7-1 EEPROM原理图部分

EEPROM引脚分配：

引脚名称	FPGA引脚名	FPGA引脚
EEPROM_I2C_SCL	B86_L12_N	A14
EEPROM_I2C_SDA	B86_L12_P	B14

表3-7-1 EEPROM引脚分配

JTAG接口

开发板预留了一个JTAG接口，用于下载FPGA程序或者固化程序到FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免FPGA的损坏。

图3-8-1 JTAG接口原理图

JTAG线插拔的时候注意不要热插拔。

拓展口

扩展板预留2个2.54mm标准间距的40针的扩展口J33和J34，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。IO的电平标准为3.3V，切勿IO直接跟5V设备直接连接，以免烧坏FPGA。如果要接5V设备，需要接电平转换芯片。

扩展口(J33)的电路如下图3-9-1所示

图3-9-1 扩展口J33原理图

J33扩展口FPGA的引脚分配

J33引脚编号	FPGA引脚名	FPGA引脚号	电平标准
J33_1	-	-	地
J33_2	-	-	电源5V
J33_3	B86_L4_P	J15	IO 3.3V
J33_4	B86_L4_N	J14	IO 3.3V
J33_5	B86_L2_P	J13	IO 3.3V
J33_6	B86_L2_N	H13	IO 3.3V
J33_7	B85_L7_P	E11	IO 3.3V
J33_8	B85_L7_N	E10	IO 3.3V
J33_9	B85_L8_P	D11	IO 3.3V
J33_10	B85_L8_N	D10	IO 3.3V
J33_11	B85_L11_P	B10	IO 3.3V
J33_12	B85_L11_N	A10	IO 3.3V
J33_13	B85_L4_P	H11	IO 3.3V
J33_14	B85_L4_N	G11	IO 3.3V
J33_15	B85_L2_P	J11	IO 3.3V
J33_16	B85_L2_N	J10	IO 3.3V
J33_17	B85_L1_P	K10	IO 3.3V
J33_18	B85_L1_N	K9	IO 3.3V
J33_19	B84_L2_N	AF13	IO 3.3V
J33_20	B84_L2_P	AE13	IO 3.3V
J33_21	B84_L1_N	AF15	IO 3.3V
J33_22	B84_L1_P	AF14	IO 3.3V
J33_23	B84_L3_N	AE15	IO 3.3V
J33_24	B84_L3_P	AD15	IO 3.3V
J33_25	B84_L4_N	AD14	IO 3.3V
J33_26	B84_L4_P	AD13	IO 3.3V
J33_27	B84_L6_N	AB16	IO 3.3V
J33_28	B84_L6_P	AB15	IO 3.3V
J33_29	B84_L10_P	W14	IO 3.3V
J33_30	B84_L10_N	W15	IO 3.3V
J33_31	B84_L7_P	Y15	IO 3.3V
J33_32	B84_L7_N	AA15	IO 3.3V
J33_33	B84_L12_P	W12	IO 3.3V
J33_34	B84_L12_N	W13	IO 3.3V
J33_35	B84_L8_P	AA14	IO 3.3V
J33_36	B84_L8_N	AB14	IO 3.3V
J33_37	-	-	地
J33_38	-	-	地
J33_39	-	-	电源3.3V
J33_40	-	-	电源3.3V

表3-9-1 扩展口J33引脚分配

扩展口(J34)的电路如下图3-9-2所示

图3-9-2 扩展口J34原理图

J34扩展口FPGA的引脚分配

J34引脚编号	FPGA引脚名	FPGA引脚号	电平标准
J34_1	-	-	地
J34_2	-	-	电源5V
J34_3	B84_L5_N	AC14	IO 3.3V
J34_4	B84_L5_P	AC13	IO 3.3V
J34_5	B84_L11_N	AA13	IO 3.3V
J34_6	B84_L11_P	Y13	IO 3.3V
J34_7	B84_L9_N	Y16	IO 3.3V
J34_8	B84_L9_P	W16	IO 3.3V
J34_9	B85_L3_N	H9	IO 3.3V
J34_10	B85_L3_P	J9	IO 3.3V
J34_11	B85_L6_N	F9	IO 3.3V
J34_12	B85_L6_P	F10	IO 3.3V
J34_13	B85_L5_N	G9	IO 3.3V
J34_14	B85_L5_P	G10	IO 3.3V
J34_15	B85_L9_N	C9	IO 3.3V
J34_16	B85_L9_P	D9	IO 3.3V
J34_17	B85_L10_N	A9	IO 3.3V
J34_18	B85_L10_P	B9	IO 3.3V
J34_19	B85_L12_N	B11	IO 3.3V
J34_20	B85_L12_P	C11	IO 3.3V
J34_21	B86_L1_N	H12	IO 3.3V
J34_22	B86_L1_P	J12	IO 3.3V
J34_23	B86_L5_N	F12	IO 3.3V
J34_24	B86_L5_P	G12	IO 3.3V
J34_25	B86_L3_N	G14	IO 3.3V
J34_26	B86_L3_P	H14	IO 3.3V
J34_27	B86_L7_N	E12	IO 3.3V
J34_28	B86_L7_P	E13	IO 3.3V
J34_29	B86_L10_N	B12	IO 3.3V
J34_30	B86_L10_P	C12	IO 3.3V
J34_31	B86_L6_N	F13	IO 3.3V
J34_32	B86_L6_P	F14	IO 3.3V
J34_33	B86_L8_P	D14	IO 3.3V
J34_34	B86_L8_N	D13	IO 3.3V
J34_35	B86_L9_P	C14	IO 3.3V
J34_36	B86_L9_N	C13	IO 3.3V
J34_37	-	-	地
J34_38	-	-	地
J34_39	-	-	电源3.3V
J34_40	-	-	电源3.3V

表3-9-2 扩展口J34引脚分配

按键

扩展板上含有2个用户按键KEY1~KEY2，两个按键都连接到FPGA的普通的IO上，按键低电平有效，当按键按下，FPGA的IO输入电压为低，当没有按键按下时，FPGA的IO输入电压为高。按键部分电路如下图3-10-1所示

图3-10-1按键硬件设计示意图

按键FPGA引脚分配：

信号名称	FPGA引脚名	FPGA引脚号	备注
KEY1	B65_T2U	N26	用户按键1
KEY2	B65_T1U	AA23	用户按键2

表3-10-1 按键引脚分配

LED灯

扩展板上有6个红色LED灯，其中1个是电源指示灯(PWR)，2个是USB Uart的数据接收和发送指示灯，2个是用户LED灯（LED1~LED2），还有一个配置LED灯(DONE)。当开发板供电后，电源指示灯会亮起。用户LED1~LED2连接到FPGA的普通IO，当连接用户LED灯的IO电压配置为高电平时，用户LED灯点亮，当连接IO电压为配置为低电平时，用户LED会被熄灭。当FPGA配置成功后DONE灯熄灭。

LED灯硬件连接的原理图如图3-11-1所示

图3-11-1 LED灯硬件设计原理图

LED FPGA引脚分配：

信号名称	FPGA引脚名	FPGA引脚号	备注
LED1	B65_T0U	W21	用户定义指示灯
LED2	B64_T3U	AC16	用户定义指示灯

表3-11-1 LED灯引脚分配

供电电源

开发板的电源输入电压为DC12V，请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。扩展板上通过4路DC/DC电源芯片ETA1471FT2G转化成+5V，+3.3V，+1.8V和VADJ四路电源。另外扩展板上的+12V电源通过板间连接器给核心板供电，扩展上的电源设计如下图3-12-1所示

图3-12-1扩展板电源原理图

其中VADJ电源可以使用跳帽更改电源电压为1.2V，给FMC模块单独供电。

结构尺寸图

图3-13-1 正面图（Top View）