ALINX 产品手册

外观

AX7Z010B开发板用户手册

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芯驿电子科技（上海）有限公司 基于AMD ZYNQ7000开发平台的开发板（型号： AX7Z010B）2022款正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款ZYNQ7000 FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。核心板使用AMD的Zynq7000 SOC 芯片的解决方案，它采用ARM+FPGA SOC技术将双核ARM Cortex-A9 和FPGA 可编程逻辑集成在一颗芯片上。另外核心板上含有2片共512MB高速DDR3 SDRAM芯片和1片256Mb的QSPI FLASH芯片。

在底板设计上我们为用户扩展了丰富的外围接口，比如2路CAN通信接口，2路485通信接口，2路XADC输入接口， 1路千兆以太网接口，1路USB2.0 HOST接口，1路HDMI输出接口，Uart通信接口，SD卡座，40针扩展接口等等。满足用户各种以太网高速数据交换，数据存储，视频传输处理以及工业控制的要求，是一款"专业级“的ZYNQ开发平台。为高速以太网数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事ZYNQ开发的学生、工程师等群体。

图片展示了一块AX7Z010B开发板，其上布满了各种电子元件和接口。开发板中央有一个ZYNQ芯片，周围分布着2路CAN通信接口、2路485通信接口、2路XADC输入接口、1路千兆以太网接口、1路USB2.0 HOST接口、1路HDMI输出接口、Uart通信接口、SD卡座和40针扩展接口等。这些接口和元件为用户提供了丰富的外围接口，满足了高速以太网数据交换、数据存储、视频传输处理以及工业控制等需求。图片在上下文中起到直观展示开发板功能和接口配置的作用，帮助读者更好地理解开发板的硬件配置和应用范围。

图0-1-1 AX7Z010B开发板

一、开发板 ​

在这里，对这款AX7Z010B ZYNQ开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由XC7Z010 + 2个DDR3 + QSPI FLASH的最小系统构成，承担ZYNQ系统的高速数据处理和存储的功能， ZYNQ7010和两片DDR3之间的数据位宽为32位，两片DDR3容量高达512MB。ZYNQ7010 采用AMD公司的Zynq7000系列的芯片，型号为XC7Z010-1CLG400I。ZYNQ7010芯片可分成处理器系统部分Processor System（PS）和可编程逻辑部分Programmable Logic（PL）。

底板为核心板扩展了丰富的外围接口，其中包含1路千兆以太网接口、1路USB2.0 HOST接口、1路HDMI输出接口、1路SD Card接口、1路UART USB接口、1路SD卡接口、1路MIPI接口、2路CAN总线接口、2路RS485总线接口、2路AD输入接口、2路40针的扩展口和一些按键LED。

下图为整个开发系统的结构示意图：

图片展示了一个AX7Z010B开发板的结构图，核心板上标有ZYNQ7000、XC7Z010和XC7Z020型号。开发板通过多个接口与外围设备相连，包括1路千兆以太网接口、1路USB2.0 HOST接口、1路HDMI输出接口、1路SD Card接口、1路UART USB接口、2路CAN总线接口、2路RS485总线接口、2路AD输入接口、2路40针的扩展口和一些按键LED。该图通过直观的布局展示了开发板的接口和功能，帮助读者理解开发平台的结构。

图1-1-1 AX7Z010B开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

  • ZYNQ7000核心板

由XC7Z010+512MB DDR3 + 256Mb QSPI FLASH组成，另外有33.333333MHz晶振提供时钟提供给PS系统。

  • CAN通信接口

2路CAN总线接口，选用TI公司的SN65HVD232芯片。

  • 485通信接口

2路485通信接口，选用MAXIM公司的MAX3485芯片。

  • 千兆以太网接口

1路10/100M/1000M以太网RJ45接口，用于和电脑或其它网络设备进行以太网数据交换。网络接口芯片采用景略半导体公司的JL2121工业级GPHY芯片。

  • 一路高速USB2.0 HOST接口, 可用于开发板连接鼠标、键盘和U盘等USB外设;
  • USB Uart接口

1路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

  • Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

  • AD模拟输入接口

2路AD模拟输入接口，可用于模拟信号的输入和电压转换，SMA接口形式。模拟信号电压输入范围为0~10V（不要输入超过这个范围的电压）。

  • 一路HDMI 图像视频输出接口, 能实现1080P的视频图像传输；
  • 一片IIC接口的EEPROM 24LC04;
  • 板载一片温度传感器芯片LM75，用于检测板子周围环境的温度。
  • 一路MIPI摄像头接口，可以连接黑金MIPI接口的OV5640摄像头(仅AX7Z020使用)。
  • 1个JTAG调试接口。
  • 40针扩展口

2个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

  • LED灯

7个发光二极管LED, 核心板上6个，底板上1个。核心板上1个电源指示灯；底板上有1个电源指示灯，1个DONE配置指示灯；4个用户指示灯。

  • 4个用户按键在底板上。

二、AC7Z010 核心板 ​

简介 ​

AC7Z010(核心板型号，下同)核心板，ZYNQ芯片是基于AMD公司的ZYNQ7000系列的XC7Z010-1CLG400I。ZYNQ芯片的PS系统集成了两个ARM Cortex™-A9处理器，AMBA®互连，内部存储器，外部存储器接口和外设。ZYNQ芯片的FPGA内部含有丰富的可编程逻辑单元，DSP和内部RAM。

这款核心板使用了2片Micron公司的MT41K128M16TW-107这款DDR3芯片，每片DDR的容量为256MB；2片DDR芯片组合成32bit的数据总线宽度，ZYNQ和DDR3之间的读写数据时钟频率高达533Mhz；这样的配置，可以满足系统的高带宽的数据处理的需求。

为了和底板连接，这款核心板的2个板对板连接器扩展出了PS端的USB接口，千兆以太网接口，SD卡接口及其它剩余的MIO口（48个）。以及PL端的BAN34和BANK35的几乎所有IO口（100个），其中BANK34和BANK35的IO的电平可以通过底板来提供，满足用户不同电平接口的要求。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，ZYNQ芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为35*42（mm），对于二次开发来说非常适合。

图片展示了一块AC7Z010核心板的正面，其中突出显示了XILINX ZYNQ XC7Z010芯片，其型号为CLG400ABX2313，D4AHW457A。芯片周围分布着多个电子元件，包括内存芯片、电容和电阻等。图片中还标有“TAIWAN”字样，表明该芯片产自台湾。图片在文档中用于展示AC7Z010核心板的正面布局，帮助读者了解核心板的主要组成部分及其布局。

图2-1-1 AC7Z010核心板正面图

图片展示了一块AC7Z010核心板的正面，板上布满了各种电子元件，包括电阻、电容和IC芯片。板子的边缘有两个白色的连接器，分别标有“V1.0”和“V2.0”，表明这是该型号的两个版本。图片在文档中用于展示AC7Z010核心板的外观，帮助读者更好地理解其结构和布局，为后续的使用和二次开发提供直观参考。

图2-1-2 AC7Z010核心板背面图

ZYNQ芯片 ​

开发板使用的是AMD公司的Zynq7000系列的芯片，型号为XC7Z010-1CLG400I。芯片的PS系统集成了两个ARM Cortex™-A9处理器，AMBA®互连，内部存储器，外部存储器接口和外设。这些外设主要包括USB总线接口，以太网接口，SD/SDIO接口，I2C总线接口，CAN总线接口，UART接口，GPIO等。PS可以独立运行并在上电或复位下启动。ZYNQ7000芯片的总体框图如图2-2-1所示

图片展示了ZYNQ7000芯片的总体框图，分为Processing System (PS) 和 Programmable Logic (PL) 两部分。PS部分包括ARM双核Cortex-A9处理器、缓存、外部存储接口、网络接口、USB接口、CAN接口、SD卡控制器、GPIO等。PL部分则包含高带宽连接、AXI接口、PCIe Gen2接口等。图片在文档中用于直观展示ZYNQ7000芯片的内部结构和主要功能模块，帮助读者更好地理解芯片的硬件配置。

图2-2-1 ZYNQ7000芯片的总体框图

其中PS系统部分的主要参数如下：

  • 基于ARM 双核CortexA9 的应用处理器，ARM-v7架构 高达1GHz
  • 每个CPU 32KB 1级指令和数据缓存，512KB 2级缓存 2个CPU共享
  • 片上boot ROM和256KB 片内RAM
  • 外部存储接口，支持16/32 bit DDR2、DDR3接口
  • 两个千兆网卡支持：发散-聚集DMA ，GMII，RGMII，SGMII接口
  • 两个USB2.0 OTG接口，每个最多支持12节点
  • 两个CAN2.0B总线接口
  • 两个SD卡、SDIO、MMC兼容控制器
  • 2个SPI，2个UARTs，2个I2C接口
  • 4组32bit GPIO，54（32+22）作为PS系统IO，64连接到PL
  • PS内和PS到PL的高带宽连接

其中PL逻辑部分的主要参数如下：

  • 逻辑单元Logic Cells：28K；
  • 查找表LUTs:17600
  • 触发器(flip-flops):35200
  • 乘法器18x25MACCs：80;
  • Block RAM：240KB；
  • 两个AD转换器,可以测量片上电压、温度感应和高达17外部差分输入通道，1MBPS

XC7Z010-1CLG400I芯片的速度等级为-1，工业级，封装为BGA400，引脚间距为0.8mm，ZYNQ7000系列的具体的芯片型号定义如下图2-2-2所示。

图片展示了ZYNQ型号命名规则定义，包括Xilinx商业系列、Zynq系列、单核指示器、速度等级、封装类型、引脚间距、温度等级等信息。图片中的关键信息有：XC表示Xilinx商业系列，7表示Zynq系列，Z表示Zynq型号，S表示单核指示器，-1表示速度等级，FF表示引脚间距，G表示封装类型，C表示温度等级。这些信息在文档中用于解释ZYNQ芯片的型号命名规则，帮助读者理解不同型号的ZYNQ芯片在性能、封装和温度等级上的区别。

图2-2-2 ZYNQ型号命名规则定义

DDR3 DRAM ​

AC7Z010核心板上配有两片Micron公司的DDR3 SDRAM芯片(共计1GB),型号为MT41K128M16TW-107(兼容海力士的H5TQ2G63AFR-PBI）。DDR3 SDRAM的总线宽度共为32bit。DDR3 SDRAM的最高运行速度可达533MHz(数据速率1066Mbps)。该DDR3存储系统直接连接到了ZYNQ处理系统（PS）的BANK 502的存储器接口上。DDR3 SDRAM的具体配置如下表2-3-1所示。

位号芯片型号容量厂家
U8,U9MT41K128M16TW-107256M x 16bitMicron

表2-3-1 DDR3 SDRAM配置

DDR3的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，　保证DDR3的高速稳定的工作。

DDR3 DRAM的硬件连接方式如图2-3-1所示:

图片展示了DDR3 DRAM的硬件连接方式，其中U8和U9分别连接了两块MT41K128M16TW-107型号的DDR3 DRAM芯片。U1为ZYNQ芯片，通过地址线、控制线和数据线与DDR3 DRAM芯片进行通信。数据被分为高16位和低16位分别传输。图片在上下文中起到解释DDR3 DRAM硬件连接方式的作用，帮助读者理解DDR3 DRAM在电路设计中的具体连接和信号传输方式。

图2-3-1 DDR3 DRAM原理图部分

DDR3 DRAM引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号
DDR3_DQS0_PPS_DDR_DQS_P0_502C2
DDR3_DQS0_NPS_DDR_DQS_N0_502B2
DDR3_DQS1_PPS_DDR_DQS_P1_502G2
DDR3_DQS1_NPS_DDR_DQS_N1_502F2
DDR3_DQS2_PPS_DDR_DQS_P2_502R2
DDR3_DQS2_NPS_DDR_DQS_N2_502T2
DDR3_DQS3_PPS_DDR_DQS_P3_502W5
DDR3_DQS4_NPS_DDR_DQS_N3_502W4
DDR3_D0PS_DDR_DQ0_502C3
DDR3_D1PS_DDR_DQ1_502B3
DDR3_D2PS_DDR_DQ2_502A2
DDR3_D3PS_DDR_DQ3_502A4
DDR3_D4PS_DDR_DQ4_502D3
DDR3_D5PS_DDR_DQ5_502D1
DDR3_D6PS_DDR_DQ6_502C1
DDR3_D7PS_DDR_DQ7_502E1
DDR3_D8PS_DDR_DQ8_502E2
DDR3_D9PS_DDR_DQ9_502E3
DDR3_D10PS_DDR_DQ10_502G3
DDR3_D11PS_DDR_DQ11_502H3
DDR3_D12PS_DDR_DQ12_502J3
DDR3_D13PS_DDR_DQ13_502H2
DDR3_D14PS_DDR_DQ14_502H1
DDR3_D15PS_DDR_DQ15_502J1
DDR3_D16PS_DDR_DQ16_502P1
DDR3_D17PS_DDR_DQ17_502P3
DDR3_D18PS_DDR_DQ18_502R3
DDR3_D19PS_DDR_DQ19_502R1
DDR3_D20PS_DDR_DQ20_502T4
DDR3_D21PS_DDR_DQ21_502U4
DDR3_D22PS_DDR_DQ22_502U2
DDR3_D23PS_DDR_DQ23_502U3
DDR3_D24PS_DDR_DQ24_502V1
DDR3_D25PS_DDR_DQ25_502Y3
DDR3_D26PS_DDR_DQ26_502W1
DDR3_D27PS_DDR_DQ27_502Y4
DDR3_D28PS_DDR_DQ28_502Y2
DDR3_D29PS_DDR_DQ29_502W3
DDR3_D30PS_DDR_DQ30_502V2
DDR3_D31PS_DDR_DQ31_502V3
DDR3_DM0PS_DDR_DM0_502A1
DDR3_DM1PS_DDR_DM1_502F1
DDR3_DM2PS_DDR_DM2_502T1
DDR3_DM3PS_DDR_DM3_502Y1
DDR3_A0PS_DDR_A0_502N2
DDR3_A1PS_DDR_A1_502K2
DDR3_A2PS_DDR_A2_502M3
DDR3_A3PS_DDR_A3_502K3
DDR3_A4PS_DDR_A4_502M4
DDR3_A5PS_DDR_A5_502L1
DDR3_A6PS_DDR_A6_502L4
DDR3_A7PS_DDR_A7_502K4
DDR3_A8PS_DDR_A8_502K1
DDR3_A9PS_DDR_A9_502J4
DDR3_A10PS_DDR_A10_502F5
DDR3_A11PS_DDR_A11_502G4
DDR3_A12PS_DDR_A12_502E4
DDR3_A13PS_DDR_A13_502D4
DDR3_A14PS_DDR_A14_502F4
DDR3_BA0PS_DDR_BA0_502L5
DDR3_BA1PS_DDR_BA1_502R4
DDR3_BA2PS_DDR_BA2_502J5
DDR3_S0PS_DDR_CS_B_502N1
DDR3_RASPS_DDR_RAS_B_502P4
DDR3_CASPS_DDR_CAS_B_502P5
DDR3_WEPS_DDR_WE_B_502M5
DDR3_ODTPS_DDR_ODT_502N5
DDR3_RESETPS_DDR_DRST_B_502B4
DDR3_CLK0_PPS_DDR_CKP_502L2
DDR3_CLK0_NPS_DDR_CKN_502M2
DDR3_CKEPS_DDR_CKE_502N3

表2-3-2 DDR3 SDRAM引脚分配

QSPI Flash ​

核心板配有一片256MBit大小的Quad-SPI FLASH芯片，型号为W25Q256FVEI，它使用3.3V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括FPGA的bit文件、ARM的应用程序代码以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。

位号芯片类型容量厂家
U15W25Q256FVEI32M ByteWinbond

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。为图2-4-1为QSPI Flash在原理图中的部分。

图片内容描述：该图展示了ZYNQ与QSPI Flash之间的连接示意图。ZYNQ通过QSPI_SCK、QSPI_CS、QSPI_D0至QSPI_D3引脚与QSPI Flash（型号W25Q256F）进行通信。ZYNQ的BANK 500部分与QSPI Flash通过这些引脚相连，形成数据传输路径。 图片在上下文中的作用：这张图在文档中用于说明QSPI Flash的连接方式，帮助读者理解ZYNQ与QSPI Flash之间的信号分配和连接关系，是配置芯片引脚分配表（表2-4-2）的直观示例。

图2-4-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号
QSPI_SCKPS_MIO6_500A5
QSPI_CSPS_MIO1_500A7
QSPI_D0PS_MIO2_500B8
QSPI_D1PS_MIO3_500D6
QSPI_D2PS_MIO4_500B7
QSPI_D3PS_MIO5_500A6

表2-4-2 QSPI Flash引脚分配

时钟配置 ​

AC7Z010核心板上为PS系统提供了有源时钟，使PS系统可以单独工作。PL端的参考时钟由底板提供。

PS系统时钟源

ZYNQ芯片通过核心板上的X1晶振为PS部分提供33.333333MHz的时钟输入。时钟的输入连接到ZYNQ芯片的BANK500的PS_CLK_500的管脚上。其原理图如图2-5-1所示：

图片内容：该图展示了PS部分的有源晶振电路，包括PS_CLK_500信号与E7引脚的连接，以及33.333333MHz的有源晶振X1，通过R20电阻和C25电容进行滤波。图片在上下文中的作用：该图是AX7Z010B开发板用户手册中关于时钟配置部分的原理图，用于说明PS部分的有源晶振电路设计，为后续的时钟引脚分配和PL时钟源提供参考。

图2-5-1 PS部分的有源晶振

时钟引脚分配：

信号名称ZYNQ引脚
PS_CLK_500E7

表2-5-1 PS有源晶振引脚分配

PL时钟源

PL的时钟需要通过底板提供，在AX7Z010B底板上有一个50Mhz的时钟，为PL部分提供时钟参考。时钟的输入连接到ZYNQ芯片的BANK34的U18的管脚上。其原理图如图2-5-3所示：

图片内容：该图展示了AX7Z010B底板PL部分的晶振电路，其中PL_GCLK1信号连接到U18管脚，通过33R电阻和50MHz的有源晶振X2进行时钟分配，最后通过0.1μF电容接地。图片作用：该图在文档中用于说明PL部分的时钟源配置，具体展示了PL_GCLK1信号的连接方式和晶振的使用，为读者提供了PL部分时钟配置的直观示意图。

图2-5-3 底板PL部分的晶振

时钟引脚分配：

信号名称ZYNQ引脚
PL_GCLK1U18

表2-5-2 PL有源晶振引脚分配

电源 ​

AC7Z010核心板供电电压为DC5V，通过连接底板供电，另外BANK34和BANK35的电源也是通过底板提供。板上的电源设计示意图如下图2-6-1所示:

图片展示了一个电源设计示意图，其中J29连接到+5V电源，通过四路DC/DC电源芯片转化成+1.0V、+1.8V、+1.5V和+3.3V四路电源。+1.0V输出电流高达6A，+1.8V和+1.5V电源为3A，+3.3V为500mA。此外，J29还分出4个引脚给FPGA的BANK34和BANK35供电，默认为3.3V，用户可以通过更改底板上的VCCIO34和VCCIO35来改变BANK34和BANK35的电源。该图在文档中用于说明AX7Z010B开发板电源设计的具体实现方式。

图2-6-1 原理图中电源接口部分

开发板通过+5V供电, 通过四路DC/DC电源芯片转化成+1.0V，+1.8V，+1.5V，+3.3V四路电源，+1.0V输出电流可高达6A， +1.8V和+1.5V电源为3A，+3.3V为500mA 。J29上还各分出4个引脚给FPGA的BANK34，BANK35供电，默认为3.3V，用户可以通过更改底板上的VCCIO34和VCCIO35来改变BANK34和BANK35的电源。1.5V通过TI的TPS51206生成DDR3需要的VTT和VREF电压。各个电源分配的功能如下表所示：

电源功能
+1.0VZYNQ PS和PL部分的内核电压
+1.8VZYNQ PS和PL部分辅助电压，BANK501 IO电压
+3.3VZYNQ Bank0,Bank500，QSIP FLASH, Clock晶振
+1.5VDDR3, ZYNQ Bank501
VREF, VTT（+0.75V）DDR3
VCCIO34/35Bank34, Bank35

表2-6-1 电源接口功能

因为ZYNQ FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照 芯片的电源要求设计，上电依次为+1.0V->+1.8V->（+1.5 V、+3.3V、VCCIO）的电路设计，保证芯片的正常工作。因为BANK34，BANK35的电平标准由底板提供的电源决定，最高为3.3V，用户自己设计底板为核心板提供VCCIO34和VCCIO35的电源时，上电的顺序要比+5V慢一些。

结构图 ​

图片内容：图中展示了一块电路板的正面图，标有四个尺寸：38mm、42mm、31mm和35mm。电路板上有一个黑色圆圈，内有白色箭头指向右侧，可能指示电路板的正方向或重要元件的位置。电路板上分布着多个电子元件和连接器，整体布局紧凑。 图片作用：这张图是AX7Z010B开发板用户手册中关于AC7Z010核心板结构图的一部分，图2-7-1正面图。它帮助读者直观地了解核心板的尺寸和布局，为后续的使用和安装提供参考。

图2-7-1 正面图（Top View）

连接器管脚定义 ​

核心板一共扩展出2个高速扩展口，使用2个120Pin的板间连接器（J29/J30）和底板连接，连接器的PIN脚间距为0.5mm。其中J29连接5V电源，VCCIO电源输入，一部分IO信号和JTAG信号，J30连接剩余的IO信号和MIO。 BANK34和BANK35的IO电平可以通过调整连接器上VCCIO输入来改变电平标准，最高不超过3.3V。我们设计的底板AX7Z010B默认为3.3V。注意BANK13的IO对AC7Z010核心板为不可用管脚。

J29连接器的引脚分配

J29管脚信号名称ZYNQ引脚号J29管脚信号名称ZYNQ引脚号
1VCC5V-2VCC5V-
3VCC5V-4VCC5V-
5VCC5V-6VCC5V-
7VCC5V-8VCC5V-
9GND-10GND-
11VCCIO_34-12VCCIO_35-
13VCCIO_34-14VCCIO_35-
15VCCIO_34-16VCCIO_35-
17VCCIO_34-18VCCIO_35-
19GND-20GND-
21IO34_L10PV1522IO34_L7PY16
23IO34_L10NW1524IO34_L7NY17
25IO34_L15NU2026IO34_L17PY18
27IO34_L15PT2028IO34_L17NY19
29GND-30GND-
31IO34_L9NU1732IO34_L8PW14
33IO34_L9PT1634IO34_L8NY14
35IO34_L12NU1936IO34_L3PU13
37IO34_L12PU1838IO34_L3NV13
39GND-40GND-
41IO34_L14NP2042IO34_L21NV18
43IO34_L14PN2044IO34_L21PV17
45IO34_L16NW2046IO34_L18PV16
47IO34_L16PV2048IO34_L18NW16
49GND-50GND-
51IO34_L22NW1952IO34_L23PN17
53IO34_L22PW1854IO34_L23NP18
55IO34_L20NR1856IO34_L13NP19
57IO34_L20PT1758IO34_L13PN18
59GND-60GND-
61IO34_L19NR1762IO34_L11NU15
63IO34_L19PR1664IO34_L11PU14
65IO34_L24PP1566IO34_L5NT15
67IO34_L24NP1668IO34_L5PT14
69GND-70GND-
71IO34_L4PV1272IO34_L2NU12
73IO34_L4NW1374IO34_L2PT12
75IO34_L1PT1176IO34_L6NR14
77IO34_L1NT1078IO34_L6PP14
79GND-80GND-
81IO13_L13PY782IO13_L21PV11
83IO13_L13NY684IO13_L21NV10
85IO13_L11NV786IO13_L14NY8
87IO13_L11PU788IO13_L14PY9
89GND-90GND-
91IO13_L19NU592IO13_L22NW6
93IO13_L19PT594IO13_L22PV6
95IO13_L16PW1096IO13_L15PV8
97IO13_L16NW998IO13_L15NW8
99GND-100GND-
101IO13_L17PU9102IO13_L20PY12
103IO13_L17NU8104IO13_L20NY13
105IO13_L18PW11106IO13_L12NU10
107IO13_L18NY11108IO13_L12PT9
109GND-110GND-
111FPGA_TCKF9112VPK9
113FPGA_TMSJ6114VNL10
115FPGA_TDOF6116PS_POR_BC7
117FPGA_TDIG6118FPGA_DONER11
119NC-120NC-

表2-8-1 J29连接器的引脚分配

J30连接器的引脚分配

J30管脚信号名称ZYNQ引脚号J30管脚信号名称ZYNQ引脚号
1IO35_L1PC202IO35_L15NF20
3IO35_L1NB204IO35_L15PF19
5IO35_L18NG206IO35_L5PE18
7IO35_L18PG198IO35_L5NE19
9GNDT1310GNDT13
11IO35_L10NJ1912IO35_L3ND18
13IO35_L10PK1914IO35_L3PE17
15IO35_L2NA2016IO35_L4PD19
17IO35_L2PB1918IO35_L4ND20
19GNDT1320GNDT13
21IO35_L8PM1722IO35_L9NL20
23IO35_L8NM1824IO35_L9PL19
25IO35_L7PM1926IO35_L6PF16
27IO35_L7NM2028IO35_L6NF17
29GNDT1330GNDT13
31IO35_L17NH2032IO35_L16NG18
33IO35_L17PJ2034IO35_L16PG17
35IO35_L19NG1536IO35_L13NH17
37IO35_L19PH1538IO35_L13PH16
39GNDT1340GNDT13
41IO35_L12NK1842IO35_L14NH18
43IO35_L12PK1744IO35_L14PJ18
45IO35_L24NJ1646IO35_L20PK14
47IO35_L24PK1648IO35_L20NJ14
49GNDT1350GNDT13
51IO35_L21NN1652IO35_L11PL16
53IO35_L21PN1554IO35_L11NL17
55IO35_L22NL1556IO35_L23PM14
57IO35_L22PL1458IO35_L23NM15
59GNDT1360GNDT13
61PS_MIO22B1762PS_MIO50B13
63PS_MIO27D1364PS_MIO45B15
65PS_MIO23D1166PS_MIO46D16
67PS_MIO24A1668PS_MIO41C17
69GNDT1370GNDT13
71PS_MIO25F1572PS_MIO7D8
73PS_MIO26A1574PS_MIO12D9
75PS_MIO21F1476PS_MIO10E9
77PS_MIO16A1978PS_MIO11C6
79GNDT1380GNDT13
81PS_MIO20A1782PS_MIO9B5
83PS_MIO19D1084PS_MIO14C5
85PS_MIO18B1886PS_MIO8D5
87PS_MIO17E1488PS_MIO0E6
89GNDT1390GNDT13
91PS_MIO39C1892PS_MIO13E8
93PS_MIO38E1394PS_MIO47B14
95PS_MIO37A1096PS_MIO48B12
97PS_MIO28C1698PS_MIO49C12
99GNDT13100GNDT13
101PS_MIO35F12102PS_MIO52C10
103PS_MIO34A12104PS_MIO51B9
105PS_MIO33D15106PS_MIO40D14
107PS_MIO32A14108PS_MIO44F13
109GNDT13110GNDT13
111PS_MIO31E16112PS_MIO15C8
113PS_MIO36A11114PS_MIO42E12
115PS_MIO29C13116PS_MIO43A9
117PS_MIO30C15118PS_MIO53C11
119QSPI_D3_PS_MIO5A6120QSPI_D2_PS_MIO4B7

表2-8-2 J30连接器的引脚分配

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • 2路CAN通信接口
  • 2路485通信接口
  • 1路10/100M/1000M以太网RJ-45接口
  • 1路USB HOST接口
  • 1路USB Uart通信接口
  • 1路SD卡接口
  • 2路40针扩展口
  • 2路AD输入接口
  • 1路HDMI输出接口
  • 1路MIPI摄像头接口(仅AX7Z020使用)
  • 1路RTC实时时钟
  • 1路EEPROM
  • 1路温度传感器
  • JTAG调试口
  • 4个独立按键
  • 4个用户LED灯

CAN通信接口 ​

AX7Z010B底板上有2路CAN通信接口，连接在PS系统端BANK500的GPIO接口上。CAN收发芯片选用了TI公司的SN65HVD232C芯片为用户CAN通信服务。

图3-2-1为PS端CAN收发芯片的连接示意图

图片展示了ZYNQ开发板与CAN收发芯片SN65HVD232之间的连接示意图。ZYNQ开发板通过CAN0_RX和CAN0_TX引脚连接到U2和U3芯片，而U2和U3芯片则通过RXD和TXD引脚连接到SN65HVD232芯片。该图详细说明了CAN通信引脚的分配，包括CAN0接收端、CAN0发送端、CAN1接收端和CAN1发送端的具体引脚名和引脚号。图片在文档中用于直观展示PS端CAN收发芯片的连接方式，帮助读者更好地理解CAN通信的硬件连接。

图3-2-1 PS端CAN收发芯片的连接示意图

CAN通信引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
CAN0_RXPS_MIO10E9CAN0接收端
CAN0_TXPS_MIO11C6CAN0发送端
CAN1_RXPS_MIO13E8CAN1接收端
CAN1_TXPS_MIO12D9CAN1发送端

表3-2-1 PS端CAN引脚分配

485通信接口 ​

AX7Z010B底板上有2路485通信接口，其中485通信端口1连接在PS系统端BANK500的GPIO接口上,485通信端口2连接在PL系统端BANK34的GPIO接口上。

485收发芯片选用MAXIM公司的MAX3485芯片为用户485通信服务。

图3-3-1为PL端485收发芯片的连接示意图

图片展示了ZYNQ开发板与MAX3485芯片的485通信接口连接示意图。ZYNQ开发板通过PS_MIO15、PS_MIO14、PS_MIO9、IO34_L4N、IO34_L4P、IO34_L12N等引脚分别连接到MAX3485芯片的485_TXD1、485_RXD1、485_DE1、485_TXD2、485_RXD2、485_DE2引脚。图片右侧的实物图进一步验证了连接的正确性。该图在文档中用于说明PL端485收发芯片的连接方式，帮助读者理解485通信接口的具体实现。

图3-3-1 RS485芯片和接口的连接示意图

485通信引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
485_TXD1PS_MIO15C8485发送端1
485_RXD1PS_MIO14C5485接收端1
485_DE1PS_MIO9B5485接受发射使能1
485_TXD2IO34_L4NW13485发送端2
485_RXD2IO34_L4PV12485接收端2
485_DE2IO34_L12NU19485接受发射使能2

表3-3-1 RS485引脚分配

千兆以太网接口 ​

AX7Z010B底板上有1路千兆以太网接口，连接在PS系统端BANK501的GPIO接口上。以太网芯片采用景略半导体的工业级以太网 GPHY 芯片（JL2121-N040I）为用户提供网络通信服务。PS 端的以太网 PHY 芯片是连接到 ZYNQ 的 PS 端 BANK502 的 MIO 接口上。JL2121芯片支持 10/100/1000 Mbps 网络传输速率，通过 RGMII 接口跟 MPSOC 系统的 MAC 层进行数据通信。JL2121D 支持ＭDI/MDX 自适应，各种速度自适应，Master/Slave 自适应，支持 MDIO 总线进行 PHY 的寄存器管理。

JL2121 上电会检测一些特定的 IO 的电平状态，从而确定自己的工作模式。下表描述了

GPHY 芯片上电之后的默认设定信息。

配置Pin脚说明配置值
RXD3_ADR0
RXC_ADR1
RXCTL_ADR2		MDIO/MDC 模式的PHY地址PHY Address 为 001
RXD1_TXDLYTX时钟2ns延时延时
RXD0_RXDLYRX时钟2ns延时延时

表3-4-1 GPHY芯片默认配置值

当网络连接到千兆以太网时，ZYNQ和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，ZYNQ和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图3-2-1为ZYNQ PS端1路以太网PHY芯片连接示意图:

图片展示了ZYNQ PS端1路以太网PHY芯片与GPHY（KSZ9031RNX）的连接示意图。ZYNQ PS端通过BANK 501与GPHY连接，其中包含多个信号线，如PHY1_TXCK、PHY1_RXCK、PHY1_TXD0~PHY1_RXD3、PHY1_MDC和PHY1_MDIO。这些信号线在图中通过箭头清晰地标注了方向，说明了数据传输的方向和连接关系。此图在上下文中用于说明ZYNQ PS端与GPHY之间的连接方式，帮助读者理解数据传输的具体路径和时序。

图3-4-1 ZYNQ PS系统与GPHY连接示意图

千兆以太网引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
ETH_TXCKPS_MIO16A19RGMII 发送时钟
ETH_TXD0PS_MIO17E14发送数据bit０
ETH_TXD1PS_MIO18B18发送数据bit1
ETH_TXD2PS_MIO19D10发送数据bit2
ETH_TXD3PS_MIO20A17发送数据bit3
ETH_TXCTLPS_MIO21F14发送使能信号
ETH_RXCKPS_MIO22B17RGMII接收时钟
ETH_RXD0PS_MIO23D11接收数据Bit0
ETH_RXD1PS_MIO24A16接收数据Bit1
ETH_RXD2PS_MIO25F15接收数据Bit2
ETH_RXD3PS_MIO26A15接收数据Bit3
ETH_RXCTLPS_MIO27D13接收数据有效信号
ETH_MDCPS_MIO52C10MDIO管理时钟
ETH_MDIOPS_MIO53C11MDIO管理数据
PS_POR_BPS_POR_BC7复位信号

表3-4-2 千兆以太网引脚分配

USB2.0 Host接口 ​

AX7Z010B底板上有1个USB2.0 HOST接口， USB2.0收发器采用的是一个1.8V的，高速的支持ULPI标准接口的USB3320C-EZK芯片,ZYNQ的USB总线接口和USB3320C-EZK收发器相连接，实现高速的USB2.0 Host模式的数据通信。USB3320C的USB的数据和控制信号连接到ZYNQ芯片PS端的BANK501的IO口上。24MHz的晶振为为USB3320C芯片提供系统时钟。

USB接口为扁型USB接口(USB Type A)，方便用户同时连接不同的USB Slave外设(比如USB鼠标和USB键盘）。另外底板为USB接口提供了+5V的电源。

ZYNQ处理器和USB3320C-EZK芯片连接的示意图如3-5-1所示：

图片展示了ZYNQ处理器和USB3320C-EZK芯片之间的连接示意图。ZYNQ处理器通过OTG_CLK、OTG_STP、OTG_NXT、OTG_DIR、OTG_DATA0~OTG_DATA7和OTG_RESET等引脚与USB3320C-EZK芯片相连。USB3320C-EZK芯片通过DP/DM引脚连接到USB A-Type接口。图片在上下文中起到解释ZYNQ处理器和USB芯片间连接关系的作用，帮助读者理解USB2.0 Host接口的具体实现。

图3-5-1 Zynq7000和USB芯片间连接示意图

USB2.0引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
OTG_DATA4PS_MIO28C16USB数据Bit4
OTG_DIRPS_MIO29C13USB数据方向信号
OTG_STPPS_MIO30C15USB停止信号
OTG_NXTPS_MIO31E16USB下一数据信号
OTG_DATA0PS_MIO32A14USB数据Bit0
OTG_DATA1PS_MIO33D15USB数据Bit1
OTG_DATA2PS_MIO34A12USB数据Bit2
OTG_DATA3PS_MIO35F12USB数据Bit3
OTG_CLKPS_MIO36A11USB时钟信号
OTG_DATA5PS_MIO37A10USB数据Bit5
OTG_DATA6PS_MIO38E13USB数据Bit6
OTG_DATA7PS_MIO39C18USB数据Bit7
OTG_RESETNPS_MIO46D16USB复位信号

表3-5-1 USB引脚分配

USB转串口 ​

AX7Z010B底板上配有一个USB转Uart接口，用于ZYNQ7000系统的整体调试， 转换芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行核心板的单独供电和串口数据通信 。

USB Uart电路设计的示意图如下图3-6-1所示:

图片展示了一个USB转串口电路的示意图，其中ZYNQ芯片通过UART_RX和UART_TX引脚与电平转换器TXS0102相连，再通过该转换器与UART-USB模块CP2102-GM连接。模块CP2102-GM通过D+/D-接口与MINI USB接口J12相连。该电路设计用于实现ZYNQ与外部串口设备之间的数据传输。图片在上下文中起到直观展示USB转串口电路连接关系的作用，帮助读者更好地理解电路设计。

图3-6-1 USB转串口示意图

UART转串口的ZYNQ引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
UART_RXPS_MIO49C12Uart数据输入
UART_TXPS_MIO48B12Uart数据输出

表3-6-1 USB转串口引脚分配

AD输入接口 ​

AX7Z010B底板上配有4路AD输入接口，其中2路用于采集外部模拟信号进行AD转换，另外2路用于测量开发板的电源电压和电流。 用于采集外部模拟信号进行AD转换的2路模拟信号选用SMA接头作为输入，将输入的信号转换为差分信号后输入ZYNQ。电源电流测量连接到ZYNQ的专用AD输入管脚VP和VN。

AD采集电路设计的示意图如下图3-7-1所示:

图片展示了一个AD采集电路设计的示意图，其中ZYNQ芯片的引脚分配清晰标注。具体包括AD1、AD9和AD12的正负极连接，以及VP和VN的连接。电路中还包含INA199运算放大器，用于信号处理。该图在文档中用于说明AD采集电路的设计，帮助读者理解ZYNQ引脚与AD信号之间的连接关系。

图3-7-1 AD采集电路设计的示意图

AD采集电路的ZYNQ引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
XADC_AD1PIO35_L3PE17AD_IN_P
XADC_AD1NIO35_L3ND18AD_IN_N
XADC_AD9PIO35_L5PE18AD_IN_P
XADC_AD9NIO35_L5NE19AD_IN_N
XADC_AD12PIO35_L15PF19AD_IN_P
XADC_AD12NIO35_L15NF20AD_IN_N
VPVPK9AD_IN_P
VNVNL10AD_IN_N

表3-7-1 AD采集引脚分配

HDMI输出接口 ​

HDMI，全称为高清晰度多媒体视频输出接口。AX7Z010B开发板上通过ZYNQ的差分IO直接连接到HDMI接口的差分信号和时钟，在ZYNQ内部实现HMDI信号的差分转并行再进行编解码，实现DMI数字视频输入和输出的传输解决方案，最高支持1080P@60Hz的输入和输出的功能。

HDMI的信号连接到ZYNQ的PL部分的BANK34上,设计原理图如下图3-8-1所示：

图片内容：该图展示了AX7Z010B开发板上HDMI接口的原理图，包括HDMI信号的差分转并行处理过程。图中详细标注了HDMI信号的各个引脚，如D0、D1、D2、CLK、SCL、SDA等，并连接到ZYNQ的BANK34部分。此外，图中还显示了HDMI接口的连接方式，包括电源、地线和信号线的连接。 图片作用：该原理图在文档中用于解释HDMI接口的设计原理，帮助读者理解HDMI信号如何在ZYNQ内部实现差分转并行处理，并最终实现1080P@60Hz的视频传输功能。

图3-8-1 HDMI接口设计原理图

图3-8-2为HDMI接口的实物图，

ZYNQ的引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
HDMI_CLK_PIO34_L3PU13HDMI时钟信号正
HDMI_CLK_NIO34_L3NV13HDMI时钟信号负
HDMI_D0_PIO34_L8PW14HDMI数据0正
HDMI_D0_NIO34_L8NY14HDMI数据0负
HDMI_D1_PIO34_L17PY18HDMI数据1正
HDMI_D1_NIO34_L17NY19HDMI数据1负
HDMI_D2_PIO34_L7PY16HDMI数据2正
HDMI_D2_NIO34_L7NY17HDMI数据2负
HDMI_SCLIO34_L21NV18HDMI IIC时钟
HDMI_SDAIO34_L21PV17HDMI IIC数据

表3-8-1 HDMI接口引脚分配

MIPI摄像头 ​

AX7Z010B底板上包含了一个MIPI摄像头接口，可以用来接我们的MIPI OV5640摄像头模块。MIPI接口部分的电路原理图如下图3-9-1 所示：

图片内容：该图展示了AX7Z010B开发板上MIPI摄像头接口的电路原理图。图中详细标注了MIPI摄像头接口的引脚分配，包括LP_LANE1_N、LP_LANE1_P、LP_LANE1_NK、LP_LANE1_PK、LP_CLK_N、LP_CLK_P、MIPI_CLK_N、MIPI_CLK_P等信号线，以及相关的电阻和电容元件。此外，图中还标注了CAM_SCL、CAM_SDA等信号线，用于连接MIPI摄像头模块。 图片作用：这张电路原理图在文档中用于说明AX7Z010B开发板上如何通过MIPI接口连接MIPI OV5640摄像头模块。通过该图，读者可以清晰地了解MIPI摄像头接口的具体引脚分配和连接方式，为后续的硬件设计和调试提供了直观的参考。

图3-9-1 MIPI接口设计原理图

MIPI接口引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
LP_CLK_PIO13_L15PV8Low Power模式的时钟正
LP_CLK_NIO13_L15NW8Low Power模式的时钟负
LP_LANE0_PIO13_L12PT9Low Power模式的LANE0正
LP_LANE0_NIO13_L12NU10Low Power模式的LANE0负
LP_LANE1_PIO13_L20PY12Low Power模式的LANE1正
LP_LANE1_NIO13_L20NY13Low Power模式的LANE1负
MIPI_CLK_PIO13_L13PY7High Speed模式的时钟正
MIPI_CLK_NIO13_L13NY6High Speed模式的时钟负
MIPI_LAN0_PIO13_L18PW11High Speed模式的LANE0正
MIPI_LAN0_NIO13_L18NY11High Speed模式的LANE0负
MIPI_LAN1_PIO13_L17PU9High Speed模式的LANE1正
MIPI_LAN1_NIO13_L17NU8High Speed模式的LANE1负
CAM_GPIOIO13_L11PU7摄像头的GPIO控制
CAM_CLKIO13_L11NV7摄像头的时钟输入
CAM_SCLIO13_L19PT5摄像头的I2C时钟
CAM_SDAIO13_L19NU5摄像头的I2C数据

表3-9-1 MIPI接口引脚分配

SD卡槽 ​

AX7Z010B底板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于存储ZYNQ芯片的BOOT程序，Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZYNQ的PS BANK501的IO信号相连，因为该BANK的VCCMIO设置为1.8V，但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。Zynq7000 PS和SD卡连接器的原理图如图3-6-1所示。

图片展示了Zynq-7开发板与SD卡连接的示意图。Zynq-7的MIO引脚通过电压电平转换器（TXS02612RTWR）连接到SD卡。SD卡的引脚包括DAT2、DAT3、CMD、VDD、CLK、GND、DAT0和DAT1，分别对应Zynq-7的MIO44、MIO45、MIO41、MIO40、MIO42、MIO43、MIO47和MIO40引脚。SD卡插入信号SD_CD通过MIO47引脚连接。此图在用户手册中用于说明SD卡槽的引脚分配和连接方式。

图3-10-1 SD卡连接示意图

SD卡槽引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
SD_CLKPS_MIO40D14SD时钟信号
SD_CMDPS_MIO41C17SD命令信号
SD_D0PS_MIO42E12SD数据Data0
SD_D1PS_MIO43A9SD数据Data1
SD_D2PS_MIO44F13SD数据Data2
SD_D3PS_MIO45B15SD数据Data3
SD_CDPS_MIO47B14SD卡插入信号

表3-10-1 SD卡引脚分配

EEPROM ​

AX7Z010B开发板板载了一片EEPROM。EEPROM的型号为24LC04,容量为：4Kbit（2*256*8bit），由2个256byte的block组成,通过IIC总线进行通信。板载EEPROM就是为了学习IIC总线的通信方式。EEPROM的I2C信号连接的ZYNQ PS端的I2C接口上。图3-11-1为EEPROM的连接示意图

图片展示了ZYNQ开发板与EEPROM（24LC04）之间的I2C连接示意图。ZYNQ开发板通过I2C_SCL_1V8和I2C_SDA_1V8引脚与电平转换器（TXS0102）相连，电平转换器再通过I2C_SCL和I2C_SDA引脚与EEPROM相连。图片中的U11表示EEPROM，U27表示电平转换器，U1表示ZYNQ开发板。该图在文档中用于说明EEPROM的连接方式，帮助读者理解ZYNQ开发板与EEPROM之间的通信机制。

图3-11-1 EEPROM连接示意图

EEPROM引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
I2C_SCL_1V8MIO50B13IIC时钟信号
I2C_SDA_1V8MIO51B9IIC数据信号

表3-11-1 EEPROM引脚分配

实时时钟 ​

开发板板载了一片实时时钟RTC芯片，型号DS1338，他的功能是提供到2099年内的日历功能，年月日时分秒还有星期。如果系统中需要时间的话，那么RTC就需要涉及到产品中。他外部需要接一个32.768KHz的无源时钟，提供精确的时钟源给时钟芯片，这样才能让RTC可以准确的提供时钟信息给产品。同时为了产品掉电以后，实时时钟还可以正常运行，一般需要另外配一个电池给时钟芯片供电，图3-12-2中为BT1为电池座，我们将纽扣电池（型号CR1220，电压为3V）放入以后，当系统掉电池，纽扣电池还可以给DS1338供电，这样，不管产品是否供电，DS1302都会正常运行，不会间断，可以提供持续不断的时间信息。RTC的接口信号跟EEPORM是共用I2C总线。图3-12-1为DS1338连接示意图

图片展示了DS1338连接示意图，其中ZYNQ通过I2C_SCL_1V8和I2C_SDA_1V8分别连接到电平转换器TXS0102的SCL和SDA端口，电平转换器再通过I2C_SCL和I2C_SDA连接到RTC（DS1338）的SCL和SDA端口。此外，RTC的SQW信号连接到ZYNQ的RTC_SQW端口。该图在文档中用于说明DS1338与ZYNQ之间的I2C接口连接方式，帮助读者理解硬件连接关系。

图3-12-1 DS1338原理图

DS1338接口引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
I2C_SCL_1V8MIO50B13RTC的时钟信号
I2C_SDA_1V8MIO51B9RTC的复位信号
RTC_SQWMIO7D8方波输出信号

表3-12-1 DS1338引脚分配

温度传感器 ​

AX7Z010B开发板上安装了一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75。LM75芯片的温度精度为0.5度,传感器和FPGA直接为I2C数字接口， ZYNQ7010通过I2C接口来读取当前开发板附近的温度。LM75传感器的接口信号跟EEPORM是共用I2C总线，下图3-13-1为LM75传感器连接示意图

图片展示了ZYNQ芯片与LM75温度传感器之间的I2C接口连接示意图。ZYNQ芯片通过I2C_SCL和I2C_SDA信号与电平转换器TXS0102相连，电平转换器再通过I2C_SCL和I2C_SDA信号与LM75温度传感器相连。图片中的U13表示温度传感器（LM75），U27表示电平转换器（TXS0102）。该图在文档中用于说明LM75传感器通过I2C接口连接到ZYNQ芯片，从而实现温度数据的读取。

图3-13-1 LM75传感器连接示意图

JTAG接口 ​

在AX7Z010B底板上预留了JTAG的下载调试电路，将 ZYNQ的JTAG调试信号TCK,TDO,TMS,TDI引出。图3-14-1为开发板上JTAG口的原理图部分：

图片展示了JTAG接口的连接示意图，包括FPGA的TCK、TDO、TMS和TDI信号与JTAG连接器的对应关系。每个连接器（D1至D4）都通过BAT64S稳压器连接到VCC3V3电源。图中还标注了各信号线的连接点，如FPGA_TCK连接到J3的1号引脚，FPGA_TDO连接到J3的2号引脚等。该图在上下文中用于说明AX7Z010B开发板上JTAG接口的原理图部分，帮助读者理解JTAG信号的具体连接方式。

图3-14-1 原理图中JTAG接口部分

用户 LED 灯 ​

AX7Z010B底板上有4个用户LED灯（LED1~LED4）。4个用户LED灯均连接到PL端BANK35的IO上，用户可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为高时，用户LED灯熄灭，当连接IO电压为低时，用户LED会被点亮。LED灯硬件连接的示意图如图3-15-1所示：

图片内容展示了一个ZYNQ芯片与用户LED灯的硬件连接示意图。ZYNQ芯片的BANK35部分通过引脚连接到四个LED灯，每个LED灯分别连接到3.3V电源。图片中的ZYNQ芯片和LED灯的连接方式清晰地说明了底板用户LED灯的硬件连接方式。

图3-15-1 底板LED灯硬件连接示意图

底板用户LED灯的引脚分配

信号名称ZYNQ引脚名ZYNQ管脚号备注
LED1IO35_L20NJ14用户LED1灯
LED2IO35_L20PK14用户LED2灯
LED3IO35_L14PJ18用户LED3灯
LED4IO35_L14NH18用户LED4灯

表3-15-1 底板LED灯引脚分配

用户按键 ​

AX7Z010B底板上有4个用户按键KEY1~KEY4，4个用户KEY均连接到PL端BANK35的IO上。按键按下，信号为低，ZYNQ芯片就是检测到低电平来判断按键是否按下。用户按键连接的示意图如图3-16-1所示：

图片展示了一个用户按键连接示意图，其中ZYNQ芯片的BANK 35部分与四个用户按键（KEY1至KEY4）通过开关连接。图中，KEY1连接到IO35_L23N引脚，KEY2连接到IO35_L23P引脚，KEY3连接到IO35_L11N引脚，KEY4连接到IO35_L11P引脚。该图在文档中用于说明用户按键与ZYNQ管脚的连接关系，帮助读者理解用户按键在硬件设计中的具体位置和功能分配。

图3-16-1 用户按键连接示意图

用户按键的ZYNQ管脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
KEY1IO35_L23NM15用户按键KEY1
KEY2IO35_L23PM14用户按键KEY2
KEY3IO35_L11NL17用户按键KEY3
KEY4IO35_L11PL16用户按键KEY4

表3-16-1 用户按键引脚分配

扩展口 ​

AX7Z010B底板预留了2个2.54mm标准间距的40针的扩展口J20和J21，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。切勿IO直接跟5V设备直接连接，以免烧坏ZYNQ7000芯片。如果要接5V设备，需要接电平转换芯片。

扩展口(J20)的电路如下图3-17-1所示

图片展示了AX7Z010B开发板上J20扩展口的原理图，其中包含40个信号引脚，包括5V电源、3.3V电源、地和IO口。引脚1至15为IO口，16至20为时钟信号，21至35为IO口，36至40为5V电源和3.3V电源。该原理图用于连接黑金的各个模块或用户自定义电路，确保信号传输的正确性和稳定性。

图3-17-1 扩展口J20原理图

J20扩展口ZYNQ的引脚分配

引脚编号ZYNQ引脚引脚编号ZYNQ引脚
1GND2+5V
3R144P14
5U126T12
7T158T14
9T1110T10
11U1512U14
13P1914N18
15R1716R16
17P1518P16
19N1720P18
21V1622W16
23R1824T17
25W1926W18
27W2028V20
29P2030N20
31U1732T16
33U2034T20
35V1536W15
37GND38GND
39+3.3V40+3.3V

表3-17-1扩展口J20引脚分配

扩展口(J21)的电路如下图3-17-2所示

图片内容显示了J21扩展口的引脚分配图，引脚从1到39依次排列，每个引脚旁边标注了对应的名称和功能，如VCC3.3V、GND、clk等。图片在上下文中起到解释J21扩展口电路的作用，帮助读者理解该扩展口的引脚分配和功能。

图3-17-2 扩展口J21原理图

J21扩展口ZYNQ的引脚分配

引脚编号ZYNQ引脚引脚编号ZYNQ引脚
1GND2+5V
3M184M17
5K196J19
7B198A20
9B2010C20
11G1912G20
13M1914M20
15D2016D19
17L2018L19
19F1620F17
21H2022J20
23G1824G17
25H1726H16
27G1528H15
29K1830K17
31J1632K16
33N1634N15
35L1536L14
37GND38GND
39+3.3V40+3.3V

表3-17-2 扩展口J21引脚分配

供电电源 ​

开发板的电源输入电压为DC5V，请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。底板上通过2路DC/DC电源芯片ETA1471和1路LDO电源芯片SPX3819M5-ADJ转换成1.8V，+3.3V和VCCIO35三路电源。

ZYNQ7010的BANK35的IO的电平可以由底板的跳线帽来调整电压，默认如果J28，J29没有安装跳线帽，BANK35的IO电平是3.3V的。如果J29安装了跳线帽，BANK35的IO电平是1.8V。如果J28安装了跳线帽，BANK35的IO电平是2.5V。

图片显示了AX7Z010B开发板上J28和J29两个跳线帽的安装状态及其对应的电压调整。J28安装了跳线帽，显示电压为2.5V；J29未安装跳线帽，显示电压为1.8V。这与文档中提到的BANK35的IO电平调整方式相吻合，说明了开发板上不同跳线帽配置对电压的影响。

图3-18-1 VCCIO35的电压调整

底板结构图 ​

图片内容：这是一张AX7Z010B开发板的底板结构图，图中标注了开发板的尺寸，包括长130mm、宽122mm、高82mm。开发板上标注了“ALINX”品牌，显示了多个接口和电路元件的布局。图片中还标注了Φ=3.3mm的孔径位置。 图片作用：该图片位于文档中“底板结构图”部分，用于直观展示AX7Z010B开发板的物理结构和尺寸，帮助读者更好地理解开发板的布局和安装要求。

图3-19-1 正面图（Top View）

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