ALINX 产品手册

外观

P100核心板（国产化）用户手册V1.0

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(一) 简介 ​

P100(核心板型号 ，下同)核心板 ，是基于紫光同创公司的 Logos2 系列 100H 的PG2L100H-6IFBG676 这款芯片开发的高性能核心板，具有高速，高带宽，高容量等特 点 ，适合高速数据通信 ，视频图像处理 ，高速数据采集等方面使用。

这款核心板使用了 2 片 A3T4GF40BBF-HPI 这款 DDR3 芯片 ，每片 DDR 的容量 为 4Gbit；2 片 DDR 芯片组合成 32bit 的数据总线宽度， FPGA 和 DDR3 之间的读写 数据带宽高达 25Gb ；这样的配置可以满足高带宽的数据处理需求。

这款核心板扩展出 190 个 3.默认电平标准为 3.3V 普通 IO 口 ，其中有 100 个 IO 电压标准可调 ，6 个 1.5V 电平标准的普通 IO 口 ，还有 8 对 HSSTLP 高速 RX/TX 差分 信号。对于需要大量 IO 的用户 ，此核心板将是不错的选择。而且， FPGA 芯片到接口 之间走线做了等长和差分处理 ，同时引出了 FPGA 内部 ADC 模块 ，并且核心板尺寸仅 为 60*60（ mm），对于二次开发来说非常适合。

图片展示了一块P100核心板的正面，其上印有“PANGO”字样和型号“PG2L100H”。核心板上分布着多个电子元件，包括一个大尺寸的黑色芯片，周围有多个较小的芯片和电阻、电容等元件。核心板的边缘有四个黑色圆点，中间有一个金色的箭头指向左上角。图片在文档中用于展示P100核心板的外观，帮助用户了解其结构和布局，以便于二次开发和使用。

P100 核心板正面图

图片展示了一块P100核心板的正面，板上布满了各种电子元件和连接器。板子的左上角和右下角各有一个白色矩形连接器，中间部分则密集排列着各种电阻、电容和芯片。板子的边缘有明显的金色圆孔，可能用于固定或连接其他设备。图片在上下文中起到直观展示P100核心板实物的作用，帮助用户更好地理解其结构和布局。

P100 核心板背面图

(二) FPGA ​

前面已经介绍过了，我们所使用的 FPGA 型号为 PG2L100H-6IFBG676，属于紫 光同创公司 Logos2 系列的产品，速度等级为 6，温度等级为工业级。此型号为 FBG676 封装 ，676 个引脚。紫光同创 Logos2 FPGA 的芯片命名规则如下：

图片展示了Logos2系列FPGA产品型号的编号内容及意义。编号由多个部分组成，包括产品系列、逻辑容量、温度等级、速度等级、封装形式和管脚数目。例如，PG代表PANGO，2L表示Logos2系列，100H表示逻辑容量为100-200K，-6表示温度等级为工业级，FBG表示封装形式为FBGA，676表示管脚数目为676。图片在上下文中起到解释FPGA产品型号编号规则的作用，帮助用户理解如何解读FPGA产品的型号。

图 1-2-1 为开发板所用的 FPGA 芯片实物图。

图片展示了一块标有“PANGO PG2L100H”的FPGA芯片实物，其型号和主要参数清晰可见。图片中的芯片为工业级产品，具有133200个触发器、66600个查找表LUT6、155个DRM（36Kbits）、240个APM单元（乘法器）、1个PCIe Gen2接口以及1个12bit、1Mbps的模数转换/ADC。此外，芯片还支持8路HSSTLP接口，最大传输速率为6.6Gb/s。图片在上下文中起到解释FPGA芯片主要参数的作用，帮助用户更好地理解PG2L100H的核心功能和规格。

图 1-2-1 FPGA 芯片实物 其中 FPGA 芯片 PG2L100H 的主要参数如下所示：

名称具体参数
触发器(FF)133200
查找表 LUT6(LUT6 =1.5LUT4)66600
DRM（ 36Kbits）个数155
APM 单元（乘法器）240
PCIe Gen21
模数转换/ADC1 个 12bit, 1Mbps AD
HSSTLP8 路 ，6.6Gb/s max
速度等级-6
温度等级工业级

FPGA 供电系统

Logos2 FPGA 电源有 VCC, VCCDRM, VCCA, VCCIO, VHSSTAVCC和 VHSSTAVCCPLL。VCC 为 FPGA 内核供电引脚，需接 1.0V；VCCDRM 为 FPGA DRM 的供电引脚；接 1.0V；VCCA 为 FPGA 辅助供电引脚, 接 1.8V；VCCIO 为 FPGA 的各个 BANK 的电压 ，包含 L3~L6， R4、R5,在 P100 核心板上， R4 与 R5 因为需要连接 DDR3， BANK 的电压连接的是 1.5V ， 其它 BANK 的电压默认都是 3.3V，其中 L3 和 L6 的 VCCO 是可以通过修改更换电源电阻 阻值更改 BANK 的电平。VHSSTAVCC 为 FPGA 内部 HSSTLP 收发器的供电电压，接 1.0V、VHSSTAVCCPLL 为 HSSTLP 收发器的端接电压 ，接 1.2V。

(三) 有源晶振 ​

P100 核心板上配有 3 个有源差分晶振，一个是 200MHz，用于 FPGA 的系统主时钟和用于产生 DDR3 控制时钟；另两个为 125MHz ，用于 HSSTLP 收发器的参考时钟 输入。

1). 200Mhz 差分时钟

图 3.1 中的 X1 即为我们上述提到的给开发板提供的系统时钟源 200M 有源差分晶 振电路。晶振输出连接到 FPGA 的 R5 全局时钟管脚 GMCLK(R3 和 P3)，这个 200Mhz 的差分时钟可以用来驱动 FPGA 内的用户逻辑电路 ，用户可以通过配置 FPGA 内部的 PLL 来产生不同频率的时钟。

图片内容：该电路图展示了200MHz差分有源晶振的电路设计，包括X1晶振、PLL锁相环、以及相关的时钟分配引脚。电路中还包含多个电容和电阻，用于稳定和滤波。图中特别标注了L_DIFF_GCLK_200M_P和L_DIFF_GCLK_200M_N两个时钟引脚，分别连接到FPGA引脚R3和P3。 图片作用：该电路图在文档中用于说明200MHz差分有源晶振的实物图，与图1-3-1中的电路原理图相呼应，帮助读者理解200MHz差分有源晶振在实际电路中的应用和布局。

图 1-3-1 200M 有源差分晶振 图 1-3-2 为 200Mhz 差分有源晶振实物图

图片显示了一个200MHz有源差分晶振的实物图，晶振的引脚标识为L_DIFF_GCLK_200M_P和L_DIFF_GCLK_200M_N，分别对应FPGA引脚R3和P3。图片在文档中用于展示200MHz差分有源晶振的实际外观，与上下文中的描述相呼应，帮助用户更好地理解该晶振的物理形态及其在电路中的位置分配。

图 1-3-2 200M 有源差分晶振实物图

时钟引脚分配：

引脚名称FPGA 引脚
L_DIFF_GCLK_200M_PR3
L_DIFF_GCLK_200M_NP3

2). 125Mhz 差分时钟

图 1-3-3 中的 X2 与 X3 即为 125M 有源差分晶振电路，此时钟是给 FPGA 内部的 HSSTLP 模块提供的参考输入时钟。 晶振输出连接到 FPGA HSSTLP 的 BANK Q3 与 Q6 的时钟管脚上。

图片展示了一个125MHz有源差分晶振的电路图，其中包含SiT9102-125MHz晶振、时钟引脚和相关电容。该电路图详细标注了各元件的名称和位置，如R28、C44、C45等，并且标注了时钟引脚分配，如Q3_REFCKP和Q6_REFCKN。图片在文档中用于说明125MHz有源晶振的实物图，帮助用户理解其电路结构和元件布局。

图片展示了一个125MHz有源差分晶振的电路图，其中SiT9102-125MHz晶振连接到FPGA的Q3_REFCKP和Q3_REFCKN引脚。电路中还包括了多个电容和电阻，如C41、C42、C43、C47、C48、R27等，以及一个电感FB5。该电路图在文档中用于说明125MHz有源晶振的实物图，帮助用户理解其在实际应用中的连接方式。

图 1-3-3 125Mhz 有源差分晶振 图 1-3-4 为 125M 差分有源晶振实物图

图片中展示了一块电路板上的125MHz有源差分晶振，其型号为X225。电路板上还标有X3、C45、C44、C46等元件，以及FBG和FBG2等标识。图片在上下文中起到直观展示125MHz有源晶振实物的作用，帮助用户更好地理解其外观和安装位置。

图 1-3-4 125M 有源晶振实物图

时钟引脚分配：

引脚名称FPGA 引脚
Q3_REFCKPF11
Q3_REFCKNE11
Q6_REFCKPAA11
Q6_REFCKNAB11

3). 50Mhz 有源晶振

图 1-3-5 中的 Y1 即为 50M 有源晶振电路 ，此时钟接到给 FPGA 内部的全局时钟 管脚上 ，可为 FPGA 提供的参考输入时钟，采用 Sitime 的 SiT8008-50。。

图片内容：该电路图展示了50MHz有源晶振的连接方式，其中FPGA_GCLK_50M信号通过电阻R97连接到晶振Y1的引脚3，晶振Y1的引脚1通过电阻R98连接到1K电阻，再连接到地。电路中还包括了10uF和0.1uF的电容，用于稳定电源。图片在上下文中的作用：该图详细说明了50MHz有源晶振在FPGA中的连接方式，为用户提供了实际电路的参考，确保正确配置FPGA的时钟输入。

图 1-3-5 50Mhz 有源晶振 图 1-3-6 为 125M 差分有源晶振实物图

图片中展示了一块电路板上的125MHz有源差分晶振，电路板上标有“ADP96”字样，周围有多个电容和电阻元件。该晶振用于为FPGA提供高精度的参考时钟信号。图片在上下文中起到直观展示125MHz有源晶振实物的作用，帮助用户理解其在电路中的实际形态和安装位置。

图 1-3-6 50M 有源晶振实物图

时钟引脚分配：

引脚名称FPGA 引脚
QFPGA_GCLK_50MK21

(四) DDR3 ​

P100 核心板上配有两个力积的 4Gbit（ 512MB）的 DDR3 芯片(共计 8Gbit),型号 为 A3T4GF40BBF-HPI。 DDR 的总线宽度共为 32bit。 DDR3 SDRAM 的最高运行时钟速度可达 400MHz(数据速率 800Mbps)。该 DDR3 存储系统直接连接到了 FPGA 的BANK R4 和 BANKR5 的存储器接口上。DDR3 SDRAM 的具体配置如下表 1-4-1所示。

表 1-4-1 DDR3 SDRAM 配置

位号芯片类型容量
U2,U3A3T4GF40BBF-HPI256M x 16bit

DDR3 的硬件设计需要严格考虑信号完整性 ，我们在电路设计和 PCB 设计的时候 已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制， 保证 DDR3 的高 速稳定的工作。

DDR3 DRAM 的硬件连接示意图如图 1-4-1 所示:

图片内容：该图展示了DDR3 DRAM的硬件连接示意图，其中FPGA通过BANK R4/R5与DDR3 DRAM进行数据传输，数据被分为高16位和低16位分别传输到U5和U6两个DDR3芯片。地址线和控制线则通过U5和U6连接到FPGA。 图片作用：该图在文档中用于说明DDR3 DRAM的硬件连接方式，帮助读者理解DDR3 DRAM与FPGA之间的数据传输路径和信号分配，是理解DDR3 DRAM硬件设计的关键示意图。

图1-4-1 DDR3 DRAM原理图示意图

图片展示了两块DDR3 SDRAM芯片，芯片型号为A3T4GF40BBF-HPI，容量为256M x 16bit。这些芯片是DDR3 DRAM的实物图，用于硬件设计时的信号完整性考虑。图片在文档中起到直观展示DDR3 DRAM芯片的作用，帮助读者更好地理解硬件设计中的信号完整性要求。

图 1-4-2 为 DDR3 DRAM 实物图

DDR3 DRAM 引脚分配：

信号名称FPGA 引脚名
DDR3_DQS3_PC1
DDR3_DQS3_NB1
DDR3_DQS2_PB5
DDR3_DQS2_NA5
DDR3_DQS1_PH7
DDR3_DQS1_NG7
DDR3_DQS0_PJ4
DDR3_DQS0_NH4
DDR3_DM3E2
DDR3_DM2F3
DDR3_DM1D6
DDR3_DM0K6
DDR3_D31C2
DDR3_D30G2
DDR3_D29A2
DDR3_D28F2
DDR3_D27A3
DDR3_D26G1
DDR3_D25D1
DDR3_D24E1
DDR3_D23D3
DDR3_D22B4
DDR3_D21D4
DDR3_D20A4
DDR3_D19E5
DDR3_D18C4
DDR3_D17E3
DDR3_D16C3
DDR3_D15F8
DDR3_D14H9
DDR3_D13G6
DDR3_D12G8
DDR3_D11F7
DDR3_D10H8
DDR3_D9E6
DDR3_D8H6
DDR3_D7J5
DDR3_D6F4
DDR3_D5J6
DDR3_D4F5
DDR3_D3L8
DDR3_D2G4
DDR3_D1K7
DDR3_D0G5
DDR3_A14U6
DDR3_A13T3
DDR3_A12R2
DDR3_A11U5
DDR3_A10R1
DDR3_A9K2
DDR3_A8T5
DDR3_A7K1
DDR3_A6T4
DDR3_A5L2
DDR3_A4P6
DDR3_A3L3
DDR3_A2U2
DDR3_A1R5
DDR3_A0T2
DDR3_BA2N4
DDR3_BA1P4
DDR3_BA0M1
DDR3_WEP1
DDR3_S0M2
DDR3_RESETJ1
DDR3_RASN2
DDR3_ODTN1
DDR3_CLK0_PR7
DDR3_CLK0_NR6
DDR3_CKE0U1
DDR3_CASN3

(五) QSPI Flash ​

核心板上使用了 2 片 128Mbit 大小的 QSPI FLASH 芯片 ，型号为 GD25Q128， 它使用 3.3V CMOS 电压标准。 由于它的非易失特性 ，在使用中， QSPI FLASH 可以 作为 FPGA 系统的启动镜像。这些镜像主要包括 FPGA 的 bit 文件、 软核的应用程序 代码以及其它的用户数据文件。

SPI FLASH的具体型号和相关参数见下表

位号芯片类型容量厂家
U5、 U6GD25Q128128M Bit兆易

表1-5-1 QSPI Flash的型号和参数

QSPI FLASH 连接到 FPGA 芯片的 BANK 的 L4 和 L5 的专用管脚上 ，其中时钟管 脚连接到专用的配置 BANK 的 CFG_CLK 上。 图 1-5-1 为 QSPI Flash 在硬件连接示意图。

图片展示了QSPI Flash与FPGA芯片之间的硬件连接示意图。图中，QSPI Flash连接到FPGA芯片的BANK的L4和L5的专用管脚上，时钟管脚连接到专用的配置BANK的CFG_CLK上。图中还标注了JTAG Header、VCCIOCFG、RSTN、CFG_DONE_N、CFG_CLK_N、MODE2、MODE1、MODE0、TCK、TDI、TDO、TMS等引脚的连接关系。该图在上下文中用于说明QSPI Flash的硬件连接方式，帮助用户理解其在FPGA系统中的具体位置和功能。

图1-5-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称FPGA 引脚号
QSPI1_DQ3R17
QSPI1_DQ2R16
QSPI1_DQ1N17
QSPI1_DQ0N16
QSPI1_CSF25
QSPI0_DQ3N14
QSPI0_DQ2P14
QSPI0_DQ1R15
QSPI0_DQ0R14
QSPI0_CSP18
QSPI_CLKH13

图 1-5-2 为开发板上 QSPI Flash 的实物图

图片显示了一块电路板上的QSPI Flash芯片，芯片上标有“GigaDevice HJ2028 25Q127CY16 AP26319”。图片位于文档中“图1-5-2 QSPI FLASH部分实物图”部分，用于展示开发板上QSPI Flash的实际外观，帮助用户理解手册中提到的QSPI Flash引脚和信号名称。

图 1-5-2 QSPI FLASH 部分实物图

(六) LED 灯 ​

P100 核心板上有 3 个红色 LED 灯，其中 1 个是电源指示灯(PWR)，1 个是配置 LED 灯(DONE) ，另外一个是用户 LED 灯（ LED1）。当核心板供电后 ，电源指示灯会亮起； 当 FPGA 配置程序后 ，配置 LED 灯会亮起。用户 LED 灯用户连接到 BANK R5 的 IO 上，可以通过程序来控制亮和灭，当连接用户 LED 灯的 IO 电压为高时，用户 LED 灯点 亮 ，当连接 IO 电压为低时，用户 LED 会被熄灭。LED 灯硬件连接的示意图如图 1-6-1 所示：

图片内容：该图展示了核心板上的LED灯硬件连接示意图，包括CFG DONE、DONE LED、LED1和PWR等信号的连接。CFG DONE信号连接到CFG模块，DONE LED和LED1分别连接到R5模块的H1引脚，而PWR信号则直接连接到电源。图中还标注了各信号的电压为+3.3V。 图片作用：该图在文档中用于说明用户LED灯的硬件连接方式，帮助用户理解如何将LED灯连接到核心板的IO上，并通过程序控制其亮灭状态。

图 1-6-1 核心板 LED 灯硬件连接示意图

图 1-6-2 为核心板上的 LED 灯实物图

图片内容：图片显示了核心板上的LED灯实物图，其中LED灯被红色方框标记，位于电路板的左上角。LED灯的引脚连接到FPGA管脚H1，与BANK R5的IO相连。图片下方的引脚分配表中，LED1对应FPGA管脚H1。 图片作用：该图片展示了用户LED灯在核心板上的实际连接情况，与上下文中提到的LED灯硬件连接示意图相呼应，帮助用户理解如何通过程序控制LED灯的亮灭。

图 1-6-2 核心板的 LED 灯实物图

用户 LED 灯的引脚分配

信号名称FPGA 管脚号备注
LED1H1用户LED灯

(七) 扩展接口 ​

核心板的背面一共扩展出 4 个高速扩展口 ，使用 4 个 80Pin 的板间连接器和底板 连接。 FPGA 的 IO 口通过差分走线方式连接到这 4 个扩展口上。连接器的 PIN 脚间距 为 0.5mm ，和底板的母座连接器配置实现高速数据通信。

扩展口 CON1

80Pin 的连接器 CON1 用来连接底板的 VCCIN 电源(+5V),地和 FPGA 的普通 IO ， 这里需要注意 ，CON1 的有 6 个管脚是连接到 R5 BANK 上的 IO 口， 由于 R5 连接是 连接到 DDR3 的，所以这个 BANK 的所有 IO 的电压标准都是 1.5V 的。同时引出了 L6 的部分 IO 和 HSSTLP 管脚，L6 的 IO 口的电压标准可以通过修改电源电阻的阻值调整，默认安装的是 3.3V 的 ，如果用户想输出其它标准的电平 ，可以通过修改电源进行。 CON1 扩展口的管脚分配如表 1-7-1 所示：

表 1-7-1 扩展口 CON1 引脚分配

CON1 管脚信号 名称FPGA 管脚号电平 标准CON1 管脚信号 名称FPGA 管脚号电平标 准
PIN1VCCIN-+5VPIN2VCCIN-+5V
PIN3VCCIN-+5VPIN4VCCIN-+5V
PIN5VCCIN-+5VPIN6VCCIN-+5V
PIN7VCCIN-+5VPIN8VCCIN-+5V
PIN9GND-地PIN10GND-地
PIN11NC-空脚PIN12L6_L19_PV183.3V
PIN13L6_L15_NU203.3VPIN14L6_L19_NW183.3V
PIN15L6_L17_PT193.3VPIN16L6_L18_PV193.3V
PIN17L6_L17_NU193.3VPIN18L6_L18_NW193.3V
PIN19GND-地PIN20GND-地
PIN21L6_L23_PU143.3VPIN22L6_L22_PU153.3V
PIN23L6_L23_NV143.3VPIN24L6_L22_NU163.3V
PIN25L6_L20_PT143.3VPIN26L6_L12_PU223.3V
PIN27L6_L20_NT153.3VPIN28L6_L12_NV223.3V
PIN29GND-地PIN30GND-地
PIN31L6_L24_PV163.3VPIN32L6_L16_PW203.3V
PIN33L6_L24_NV173.3VPIN34L6_L16_NY203.3V
PIN35L6_L21_PT171.5VPIN36L6_L13_PU211.5V
PIN37L6_L21_NT181.5VPIN38L6_L13_NV211.5V
PIN39GND-地PIN40GND-地
PIN41QR6_MGT_RX2_NAF13差分PIN42NC-空脚
PIN43QR6_MGT_RX2_PAE13差分PIN44GND-地
PIN45GND-地PIN46QR6_MGT_RX0_NAF11差分
PIN47R5_L25P51.5VPIN48QR6_MGT_RX0_PAE11差分
PIN49GND-地PIN50GND-地
PIN51XADC_VNP11模拟PIN52NC-空脚
PIN53XADC_VPN12模拟PIN54GND-地
PIN55R5_L21_NL71.5VPIN56QR6_MGT_TX2_NAF9差分
PIN57R5_L21_PM71.5VPIN58QR6_MGT_TX2_PAE9差分
PIN59GND-地PIN60GND-地
PIN61L3_L8_ND163.3VPIN62NC-空脚
PIN63L3_L8_PE163.3VPIN64GND-地
PIN65L3_L4_NF153.3VPIN66QR6_MGT_TX0_NAF7差分
PIN67L3_L4_PG153.3VPIN68QR6_MGT_TX0_PAE7差分
PIN69GND-地PIN70GND-地
PIN71L3_L6_NG163.3VPIN72QR6_MGT_TX1_NAD8差分
PIN73L3_L6_PH163.3VPIN74QR6_MGT_TX1_PAC8差分
PIN75L3_L1_PH143.3VPIN76GND-地
PIN77L3_L1_NH153.3VPIN78QR6_MGT_TX3_NAD10差分
PIN79NC-空脚PIN80QR6_MGT_TX3_PAC10差分

图 1-7-1 为 CON1 扩展口连接器的实物图，连接器的 Pin1 已经在板上用圆点标示出。

图片显示了一个CON1扩展口连接器的实物图，连接器的Pin1位置用圆点标示。连接器的引脚排列整齐，引脚编号从PIN63到PIN80，其中PIN63、PIN65、PIN67、PIN69、PIN71、PIN73、PIN75、PIN77、PIN79和PIN80分别对应L3_L8_P、L3_L4_N、L3_L4_P、GND、L3_L6_N、L3_L6_P、L3_L1_P、L3_L1_N、NC和QR6_MGT_TX3_P等信号。这些引脚的电压等级为3.3V，部分引脚还标注了差分信号。图中还标示了CON1连接器的名称。该图片在用户手册中用于展示CON1扩展口连接器的实际外观，帮助用户理解连接器的布局和引脚功能。

图 1-7-1 CON1 扩展口连接器的实物图

扩展口 CON2

80Pin 的连接器 CON2 用来扩展 FPGA 的 L3 和 L6 的普通 IO ，L3、L6 的电压标准 都是可以通过修改电源电阻的阻值调整 ，默认是 3.3V 的 ，如果用户想输出其它标准的 电平 ，可以通过修改阻值的方式来实现。CON2 扩展口的管脚分配如表 1-7-2 所示：

表 1-7-2 扩展口 CON2 引脚分配

CON2 管脚信号 名称FPGA 管脚号电平 标准CON2 管脚信号 名称FPGA 管脚号电平标准
PIN1L6_L1_PU253.3VPIN2L5_L20_PR203.3V
PIN3L6_L1_NU263.3VPIN4L5_L20_NM263.3V
PIN5L6_L2_PV263.3VPIN6L6_L4_PW253.3V
PIN7L6_L2_NW263.3VPIN8L6_L4_NY263.3V
PIN9GND-地PIN10GND-地
PIN11L6_L3_PAB263.3VPIN12L5_L22_PR263.3V
PIN13L6_L3_NAC263.3VPIN14L5_L22_NP263.3V
PIN15L6_L5_PY253.3VPIN16L5_L7_NK263.3V
PIN17L6_L5_NAA253.3VPIN18L5_L7_PK253.3V
PIN19GND-地PIN20GND-地
PIN21L6_L9_PAB243.3VPIN22L5_L9_NL253.3V
PIN23L6_L9_NAC243.3VPIN24L5_L9_PL243.3V
PIN25L6_L8_PAA223.3VPIN26L5_L15_PN233.3V
PIN27L6_L8_NAA233.3VPIN28L5_L15_NN243.3V
PIN29GND-地PIN30GND-地
PIN31L6_L10_NW233.3VPIN32L5_L6_NN183.3V
PIN33L6_L10_PV233.3VPIN34L6_IO0U243.3V
PIN35L6_L14_NW213.3VPIN36L5_L11_NL233.3V
PIN37L6_L14_PY213.3VPIN38L5_L11_PL223.3V
PIN39GND-地PIN40GND-地
PIN41L5_L12_NM223.3VPIN42L5_L8_PM203.3V
PIN43L5_L12_PM213.3VPIN44L5_L8_NL203.3V
PIN45L5_L14_NP213.3VPIN46L5_L16_PP193.3V
PIN47L5_L14_PP203.3VPIN48L5_L16_NN193.3V
PIN49GND-地PIN50GND-地
PIN51L5_L19_NP253.3VPIN52L5_L10_NM253.3V
PIN53L5_L19_PR253.3VPIN54L5_L10_PM243.3V
PIN55L5_L17_NP243.3VPIN56L5_L13_NN223.3V
PIN57L5_L17_PP233.3VPIN58L5_L13_PP153.3V
PIN59GND-地PIN60GND-地
PIN61L6_L6_PV243.3VPIN62L5_L3_NP163.3V
PIN63L6_L6_NW243.3VPIN64L5_L3_PP153.3V
PIN65L5_L21_NT253.3VPIN66L6_L7_NAB253.3V
PIN67L5_L21_PT243.3VPIN68L6_L7_PAA243.3V
PIN69GND-地PIN70GND-地
PIN71L5_L24_PT233.3VPIN72L6_L11_NY233.3V
PIN73L5_L24_NR233.3VPIN74L6_L11_PY223.3V
PIN75L5_L23_NR223.3VPIN76L5_L18_PR283.3V
PIN77L5_L23_PT223.3VPIN78L5_L18_NR213.3V
PIN79L5_IO0M193.3VPIN80L5_IO25R183.3V

图 1-7-2 为 CON2 扩展口连接器的实物图，连接器的 Pin1 已经在板上用圆点标示出。

图片展示了一个CON2扩展口连接器的实物图，连接器的Pin1位置用圆点标示。连接器的引脚排列整齐，引脚间距均匀，连接器的外壳为白色，引脚为黑色。图片在文档中用于说明CON2扩展口连接器的实物形态，帮助用户理解连接器的具体结构和布局，以便正确连接和使用。

图 1-7-2 CON2 扩展口连接器的实物图

扩展口 CON3

80Pin 的连接器 CON3 用来扩展 FPGA 的 L3 和 L4 的普通 IO，另外还有 4 个 JTAG 的信号也通过 CON3 连接器连接到底板上。 L3 的电压标准都是可以通过修改电源电阻 的阻值调整 ，默认是 3.3V 的 ，如果用户想输出其它标准的电平 ，可以通过修改阻值的 方式来实现。L4 的电平标准为固定的 3.3V，CON3 扩展口的管脚分配如表 1-7-3 所示：

表 1-7-3 扩展口 CON3 引脚分配

CON3 管脚信号 名称FPGA 管脚号电平 标准CON3 管脚信号 名称FPGA 管脚号电平标 准
PIN1L4_IO0K183.3VPIN2L4_L23_PG253.3V
PIN3L3_IO25E223.3VPIN4L6_L15_PT203.3V
PIN5L4_L2_PJ143.3VPIN6L3_L9_NA183.3V
PIN7L4_L2_NJ153.3VPIN8L3_L9_PA173.3V
PIN9GND-地PIN10GND-地
PIN11L4_L10_PJ183.3VPIN12L3_L23_PC243.3V
PIN13L4_L10_NH183.3VPIN14L3_L23_NB243.3V
PIN15L4_L7_NH193.3VPIN16L3_L22_PC263.3V
PIN17L4_L7_PJ193.3VPIN18L3_L22_NB263.3V
PIN19GND-地PIN20GND-地
PIN21L4_L1_PK153.3VPIN22L3_L24_PD233.3V
PIN23L4_L1_NJ163.3VPIN24L3_L24_ND243.3V
PIN25L4_L12_NJ213.3VPIN26L4_L20_ND253.3V
PIN27L4_L11_NG213.3VPIN28L4_L20_PE253.3V
PIN29GND-地PIN30GND-地
PIN31L4_L18_PK223.3VPIN32L4_L21_ND263.3V
PIN33L4_L18_NK233.3VPIN34L4_L21_PE263.3V
PIN35L4_L8_NL183.3VPIN36L4_L3_PK163.3V
PIN37L4_L8_PL173.3VPIN38L4_L3_NK173.3V
PIN39GND-地PIN40GND-地
PIN41L4_L5_PM153.3VPIN42L4_L6_NM173.3V
PIN43L4_L5_NL153.3VPIN44L4_L6_PM163.3V
PIN45L4_L16_PJ243.3VPIN46L4_L17_NE233.3V
PIN47L4_L16_NH243.3VPIN48L4_L17_PF233.3V
PIN49GND-地PIN50GND-地
PIN51L4_L11_PG203.3VPIN52L4_L15_NF223.3V
PIN53L3_IO0H173.3VPIN54L4_L15_PG223.3V
PIN55L4_L4_PM143.3VPIN56L4_L14_PJ233.3V
PIN57L4_L4_NL143.3VPIN58L4_L14_NH233.3V
PIN59GND-地PIN60GND-地
PIN61L4_IO25L193.3VPIN62L4_L19_PG243.3V
PIN63L6_IO25U173.3VPIN64L4_L19_NF243.3V
PIN65L4_L9_PK203.3VPIN66L4_L13_NH223.3V
PIN67L4_L9_NJ203.3VPIN68L4_L13_PH213.3V
PIN69GND-地PIN70GND-地
PIN71L4_L24_PJ253.3VPIN72L4_L22_PH263.3V
PIN73L4_L24_NJ263.3VPIN74L4_L22_NG263.3V
PIN75NC-PIN76NC-
PIN77FPGA_TCKV123.3VPIN78FPGA_TDIR133.3V
PIN79FPGA_TDOU133.3VPIN80FPGA_TMST133.3V

图 1-7-3 为 CON3 扩展口连接器的实物图，连接器的 Pin1 已经在板上用圆点标示 出。

图片内容：图中展示了一个CON3扩展口连接器的实物图，连接器的Pin1位置用圆点标示。连接器的引脚排列整齐，引脚间距均匀，连接器的两侧有金属插脚，中间部分为塑料外壳，外壳上标有“CON3”的字样。图片在上下文中作用：该图用于说明CON3扩展口连接器的实物形态，帮助用户理解连接器的结构和引脚布局，以便正确连接和使用。

图 1-7-3 CON3 扩展口连接器的实物图

扩展口 CON4

80Pin 的连接器 CON4 用来扩展 FPGA 的 BANK L3 及 R5 的普通 IO 和 HSSTLP 的 高速数据和时钟信号。L3 的 IO 口的电压标准可以通过修改电源电阻的阻值调整，默认 安装的是 3.3V 的，如果用户想输出其它标准的电平，可以通过修改电源进行。HSSTLP的高速数据和时钟信号在核心板上严格差分走线，数据线等长及保持一定的间隔，防止 信号干扰。CON4 扩展口的管脚分配如表 1-7-4 所示：

表 1-7-4 扩展口 CON4 引脚分配

CON4 管脚信号 名称FPGA 管脚号电平 标准CON4 管脚信号 名称FPGA 管脚号电平 标准
PIN1R5_L24_PL51.5VPIN2R5_L24_NK51.5V
PIN3GND-地PIN4GND-地
PIN5QR6_MGT_RX3_NAD12差分PIN6QR6_MGT_RX1_NAD14差分
PIN7QR6_MGT_RX3_PAC12差分PIN8QR6_MGT_RX1_PAC14差分
PIN9GND-地PIN10GND-地
PIN11QR6_MGT_CLK1_NAB13差分PIN12MGT_TX1_PB9差分
PIN13QR6_MGT_CLK1_PAA13差分PIN14MGT_TX1_NA9差分
PIN15GND-地PIN16GND-地
PIN17MGT_TX0_PD10差分PIN18MGT_RX1_PB13差分
PIN19MGT_TX0_NC10差分PIN20MGT_RX1_NA13差分
PIN21GND-地PIN22GND-地
PIN23MGT_RX0_PD12差分PIN24MGT_TX3_PB7差分
PIN25MGT_RX0_NC12差分PIN26MGT_TX3_NA7差分
PIN27GND-地PIN28GND-地
PIN29MGT_TX2_PD8差分PIN30MGT_RX3_PB11差分
PIN31MGT_TX2_NC8差分PIN32MGT_RX3_NA11差分
PIN33GND-地PIN34GND-地
PIN35MGT_RX2_PD14差分PIN36MGT_CLK1_PF13差分
PIN37MGT_RX2_NC14差分PIN38MGT_CLK1_NE13差分
PIN39GND-地PIN40GND-地
PIN41L3_L7_PC173.3VPIN42L3_L2_PG173.3V
PIN43L3_L7_NB173.3VPIN44L3_L2_NF173.3V
PIN45L3_L12_PD183.3VPIN46L3_L11_PE173.3V
PIN47L3_L12_NC183.3VPIN48L3_L11_NE183.3V
PIN49GND-地PIN50GND-地
PIN51L3_L10_PB193.3VPIN52L3_L3_PF183.3V
PIN53L3_L10_NA193.3VPIN54L3_L3_NF193.3V
PIN55L3_L15_PB203.3VPIN56L3_L13_PD193.3V
PIN57L3_L15_NA203.3VPIN58L3_L13_NC193.3V
PIN59GND-地PIN60GND-地
PIN61L3_L16_PC213.3VPIN62L3_L14_PE203.3V
PIN63L3_L16_NB213.3VPIN64L3_L14_ND203.3V
PIN65L3_L17_PB223.3VPIN66L3_L18_PE213.3V
PIN67L3_L17_NA223.3VPIN68L3_L18_ND213.3V
PIN69GND-地PIN70GND-地
PIN71L3_L19_PC223.3VPIN72L3_L5_PG193.3V
PIN73L3_L19_NC233.3VPIN74L3_L5_NF203.3V
PIN75L3_L21_PA233.3VPIN76L3_L20_PB253.3V
PIN77L3_L21_NA243.3VPIN78L3_L20_NA253.3V
PIN79NC-PIN80NC-

图 1-7-4 为 CON4 扩展口连接器的实物图，连接器的 Pin1 已经在板上用圆点标示出。

图片显示了一个CON4扩展口连接器的实物图，连接器的Pin1位置用圆点标示。连接器的引脚排列整齐，每个引脚上标有对应的引脚号、引脚名称和电压值，如PIN61对应L3_L16_P，电压为3.3V。该连接器用于扩展接口，连接器的Pin1位置在板上用圆点标示，方便用户识别和连接。

图 1-10-4 CON4 扩展口连接器的实物图

(八) 电源 ​

P100 核心板供电电压为 VCCIN ，输入电压为 5V ，需通过连接器 CON1 供电 ，连 接底板时通过底板供电。板上的电源设计示意图如下图 1-8-1 所示:

图片中展示了电源接口部分的电路图，包括CON1、SY8036DBC、ETA5060、ETA9351Q4Y和SY6355等元件。这些元件在电源设计中起到关键作用，特别是ETA9351Q4Y和SY8036DBC作为DC/DC电源芯片，负责将+5V电源转化为+3.3V、+1.5V、+1.8V、+1.0V、VADJ、HSST_VCC12、HSST_VCC10等多路电源，其中+1.0V的电流高达6A，其他6路输出电流高达3A。该电路图在用户手册中用于说明核心板的电源设计原理，帮助用户理解电源转换过程和各路电源的具体作用。

图 1-8-1 原理图中电源接口部分

核心板通过+5V 供电, 通过 3 路 DC/DC 电源芯片 ETA9351Q4Y 和 SY8036DBC 转化成+3.3V ，+1.5V、+1.8V ，+1.0V，VADJ、HSST_VCC12、HSST_VCC10 7 路电 源，其中+1.0V 的电流可高达 6A，其它 6 路输出电流可高达 3A。其中 VADJ 产生 VCCIO 电源 ，VCCIO 主要是对 FPGA 的 L3 和 L6 进行供电 ，用户可以通过修改电源电阻的阻 值 调 整 电 压 ， 使 得 L3 与 L6 的 IO 适 应 不 同 的 电 压 标 准 。 HSST_VCC12 和 HSST_VCC10HSSTLP 收发器的电源。1.5V 通过 TI 的 SY6355 生成 DDR3 需要的 VTT 和 VREF 电压。各个电源分配的功能如下表所示：

电源功能
+3.3VFPGA 的 L4 和 L5 的 VCCIO, QSIP FLASH, Clock 晶振
+1.8VFPGA 辅助电压,
+1.0VFPGA 的核心电压
+1.5VDDR3, FPGA R4 和 R5
VREF, VTT（ +0.75V）DDR3
VCCIO( +3.3V)FPGA L3, L6
HSST_VCC12( +1.2V)FPGA HSSTLP 收发器 Q3、Q6
HSST_VCC10( +1.0V)FPGA HSSTLP 收发器 Q3、Q6

P100 核心板的电源电路在板上的分别实物图所下图 1-8-2 所示。

图片展示了P100核心板电源部分的实物图。图中核心板上有多个电源标识，如VCCIO、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ、VCCIOQ

图 1-8-2 核心板电源部分实物图

(九) 结构图 ​

图片内容：这是一张P100核心板的结构图，显示了其正面视图。核心板的尺寸为60.00mm x 54.86mm，图中标注了各个主要部分的位置和大小。核心板上分布着多个电子元件，包括处理器、内存条、电源模块等，布局紧凑且有序。 图片作用：该结构图在用户手册中起到直观展示P100核心板外观和内部结构的作用，帮助用户更好地理解核心板的布局和尺寸，便于安装和使用。

正面图（Top View）

图片内容：这是一张P100核心板的背面图，图中标注了尺寸信息，包括宽度60.00mm、高度54.86mm和54.90mm。图中还显示了多个焊点和电路元件的布局，以及一个向下箭头和一个标有“1.IV”的标识。图片在上下文中起到展示P100核心板背面结构的作用，帮助用户了解该核心板的尺寸和布局。

背面图（ Bottom View）

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