ALINX 产品手册

外观

AXKU3开发板用户手册

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芯驿电子科技（上海）有限公司 基于AMD FPGA Kintex Ultrascale+开发平台的开发板（型号：AXKU3）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款Kintex Ultrascale+ FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。核心板使用AMD的Kintex Ultrascale+芯片xcku3pffvb676的解决方案，挂载了2片1GB的高速DDR4 SDRAM芯片和2片256Mb的QSPI FLASH芯片。

在底板设计上我们为用户扩展了丰富的外围接口，比如1个PCIe3.0x8 接口、1路FMC HPC接口、1路千兆网接口、1路MIPI输入接口、1路UART串口接口、1路SD卡接口、1个40针扩展接口等等。可满足用户各种高速数据交换，视频传输处理以及工业控制的要求，是一款"专业级“的FPGA开发平台。为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事FPGA开发的学生、工程师等群体。

图片展示了一块AXKU3开发板的正面，板上有一个ALINX的标志，中间有一个黑色的散热风扇，周围分布着多个接口和电路元件。图片在上下文中起到直观展示AXKU3开发板的功能和设计的作用，帮助读者更好地理解文档中提到的丰富外围接口和高速数据传输能力。

图0-1-1 AXKU3开发板

一、开发板简介 ​

在这里，对这款Kintex Ultrascale+ AXKU3开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由XCKU3P-2FFVB676I + 2个DDR4 + QSPI FLASH的最小系统构成。采用AMD的Kintex Ultrascale+系列的芯片，型号为xcku3pffvb676。在FPGA芯片的HP端口上连接了2片DDR4存储芯片，每片DDR4容量高达1GB字节，组成32位的数据带宽。2个256Mb的QSPI FLASH用来静态存储FPGA芯片的配置文件或者其它用户数据。

底板为核心板扩展了丰富的外围接口，其中包含1个PCIe3.0x8接口、1路FMC HPC接口、1路千兆网接口、1路MIPI输入接口、1路UART串口接口、1路SD卡接口、1个40针扩展接口、一些按键及LED。

下图为整个开发系统的结构示意图：

图片内容：该图展示了AXKU3开发板的结构图，核心板位于图的中心，周围连接着多个外围接口，包括PCIe x8、FMC HPC、千兆网口、MIPI输入接口、UART串口接口、SD卡接口、40针扩展接口、按键和LED等。核心板上还标有XCKU3P和B2B connector等关键信息。 图片作用：这张结构图在文档中起到直观展示AXKU3开发板功能和接口布局的作用，帮助读者更好地理解开发板的组成和各部分之间的连接关系。

图1-1-1 AXKU3开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

  • FPGA核心板

由XCKU3P + 2个DDR4 + 2个QSPI FLASH的最小系统组成，另外有两个晶振提供时钟，2个200MHz晶振提供为FPGA逻辑和DDR控制参考时钟。

  • PCIe3.0 x8接口

支持PCI Express 3.0标准，提供标准的PCIe x8高速数据传输接口，单通道通信速率可高达8GBaud。

  • 1路FMC HPC接口

FPGA中的8路高速收发器连接到FMC HPC专用的高速管脚上，引出FMC的34对LA信号差分对和2对时钟信号，可满足高速信号传输要求，符合FMC标准，可以各种FMC模块（HDMI输入输出模块，高速AD模块等等）。

  • 1路千兆网接口

千兆以太网接口芯片采用JL2121D以太网PHY芯片为用户提供网络通信服务。芯片支持10/100/1000 Mbps网络传输速率; 全双工和自适应。

  • 1路MIPI输入接口

板载1路MIPI lanex4输入接口，最高速率支持2.5Gb/s，用于连接MIPI摄像头模块。

  • USB Uart接口

1路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

  • Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

  • 40针扩展口

1个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

  • JTAG调试口

1个10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试，用户可以通过AMD下载器对FPGA系统进行调试和下载。

  • LED灯

10个发光二极管LED, 核心板上3个，底板上7个。核心板上1个电源指示灯；1个DONE配置指示灯和用户指示灯。底板上有1个电源指示灯，4个用户指示灯和2个串口指示灯。

  • 按键

底板上4个用户按键。

二、ACKU3 核心板 ​

简介 ​

ACKU3(核心板型号，下同)核心板，FPGA芯片是基于AMD FPGA Kintex Ultrascale+的主芯片xcku3pffvb676设计。核心板在FPGA的HP端口上连接了2片DDR4存储芯片组成32位的数据带宽，每片DDR4容量高达1GB。HP端的内存带宽高达85Gb/s。另外核心板上也集成了2片256MBit大小的QSPI FLASH，用于启动存储配置和系统文件。

这款核心板的采用个板对板连接器扩展出了179个IO，引出的IO的电平可以通过更换底板上的LDO芯片来修改，满足用户不用电平接口的要求；另外核心板也扩展出了16对高速收发器接口。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，FPGA芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为80*60（mm），对于二次开发来说，非常适合。

图片展示了一块ACKU3核心板的正面图。核心板上有一个XILINX Kintex系列的FPGA芯片，周围分布着多个电容、电阻和连接器。FPGA芯片上方有“XILINX”和“Kintex”的标识，表明这是Xilinx公司的产品。核心板的尺寸为80*60毫米，设计紧凑，适合二次开发。图片在文档中用于展示ACKU3核心板的外观，帮助读者更好地理解其结构和功能。

图2-1-1 ACKU3核心板正面图

FPGA芯片 ​

前面已经介绍过了，我们所使用的FPGA型号为XCKU3P-2FFVB676I，属于AMD公司Kintex Ultrascale+系列的产品，速度等级为2，温度等级为工业级。此型号为FFVB676封装，676个引脚。AMD Kintex Ultrascale+ FPGA的芯片命名规则如下：

图片展示了AMD Kintex Ultrascale+FPGA芯片的命名规则，包括Xilinx Commercial、Value Index、Speed Grade、Temperature Grade、Package Designator and Pin Count等信息。图片中的命名规则详细列出了不同参数的含义，如AU代表Artix UltraScale，KU代表Kintex UltraScale，VU代表Virtex UltraScale，以及各种速度等级和温度等级的标识。图片在文档中用于解释FPGA芯片的命名规则，帮助读者理解芯片的分类和参数配置。

图2-2-1 芯片命名规则

图片展示了一块XILINX Kintex UltraScale+ FPGA芯片，型号为XCKU3P，标识号为FFVB676AAZ。芯片表面印有“XILINX”和“Kintex UltraScale+”的字样，以及“XCKU3P”和“FFVB676AAZ”的型号标识。图片在文档中用于展示FPGA芯片的实物，与上下文中的芯片命名规则和参数表相呼应，帮助读者直观了解芯片的外观和型号信息。

图2-2-2 FPGA芯片实物

其中FPGA芯片的主要参数如下所示：

名称具体参数
Logic Cells356K
触发器(FF)325,440
LUTs162,720
Total Block RAM12.7Mb
DSP Slices1368
CMTs4
GTY/Gb/s16/28.21
PCIe Gen3 x161
速度等级-2
温度等级工业级

表2-2-1 芯片参数

DDR4 ​

ACKU3开发板上配有2片Micron(美光）的1GB的DDR4芯片，型号为MT40A512M16LY-062E，连接在FPGA的HP端，组成32位数据总线带宽和2GB的容量。DDR4 SDRAM的在FPGA端的最高运行数据速率2666Mbps，2片DDR4存储系统直接连接到了BANK 66、R67的存储器接口上。DDR4 SDRAM的具体配置如下表2-3-1所示。

位号芯片型号容量厂家
U3、U4MT40A512M16LY-062E512Mx 16bitMicron

表2-3-1 DDR4 SDRAM配置

DDR4的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，保证DDR4的高速稳定的工作。

FPGA端的DDR4的硬件连接方式如图2-3-1所示:

图片内容：图中左侧为FPGA模块，右侧为两片DDR4 DRAM芯片。FPGA模块上标注了BANK 66和67，而DDR4 DRAM芯片上则标注了DDR4字样。图片在上下文中作用：该图展示了FPGA端与DDR4 DRAM芯片的硬件连接方式，是理解DDR4 SDRAM配置和硬件设计的关键示例。

图2-3-1 DDR4 DRAM原理图部分

图2-3-2为开发板的2片DDR4 DRAM实物图

图片展示了两片DDR4 DRAM的实物图，每片DRAM芯片上都有一个明显的金色圆点，可能是引脚或标识点。图片在文档中用于直观展示DDR4 DRAM的实际外观，帮助读者更好地理解硬件设计和连接方式。

图2-3-2 2片DDR4 DRAM实物图

DDR4 SDRAM引脚分配：

信号名称引脚号
DDR4_D0C16
DDR4_D1G16
DDR4_D2D15
DDR4_D3G17
DDR4_D4H17
DDR4_D5H16
DDR4_D6D16
DDR4_D7E15
DDR4_D8B19
DDR4_D9C17
DDR4_D10B20
DDR4_D11B15
DDR4_D12A19
DDR4_D13A15
DDR4_D14A20
DDR4_D15B17
DDR4_D16G20
DDR4_D17D19
DDR4_D18D20
DDR4_D19F19
DDR4_D20G21
DDR4_D21E18
DDR4_D22D18
DDR4_D23F18
DDR4_D24C23
DDR4_D25C22
DDR4_D26A24
DDR4_D27B22
DDR4_D28A25
DDR4_D29D21
DDR4_D30B24
DDR4_D31E21
DDR4_DM0G15
DDR4_DM1C18
DDR4_DM2H18
DDR4_DM3A22
DDR4_DQS0_NE17
DDR4_DQS0_PE16
DDR4_DQS1_NA18
DDR4_DQS1_PA17
DDR4_DQS2_NE20
DDR4_DQS2_PF20
DDR4_DQS3_NB21
DDR4_DQS3_PC21
DDR4_A0D26
DDR4_A1D25
DDR4_A2E26
DDR4_A3C24
DDR4_A4C26
DDR4_A5F24
DDR4_A6M26
DDR4_A7B25
DDR4_A8G26
DDR4_A9B26
DDR4_A10E25
DDR4_A11H26
DDR4_A12D23
DDR4_A13F25
DDR4_ACT_BJ26
DDR4_BA0M25
DDR4_BA1F23
DDR4_BG0K26
DDR4_CAS_BE23
DDR4_CKEL24
DDR4_CLK_NG25
DDR4_CLK_PG24
DDR4_CS_BD24
DDR4_OTDH24
DDR4_PARJ25
DDR4_RAS_BF22
DDR4_RSTL25
DDR4_WE_BK25

表2-3-2 DDR4 SDRAM引脚分配

QSPI Flash ​

 核心板配有2片256MBit大小的Quad-SPI FLASH芯片，型号为MT25QU256ABA1EW9，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以存储FPGA的配置Bin文件以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。
位号芯片类型容量厂家
U7、U8MT25QU256ABA1EW9256MbitMicron

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到FPGA芯片的的专用管脚上，其中时钟管脚连接到专用BANK0的CCLK0上，数据管脚分别连接到BANK0和BANK65上。图2-4-1为QSPI Flash和FPGA芯片的连接示意图。

图片内容：图中展示了FPGA与DDR4之间的连接关系，FPGA右侧有两个标签为“BANK 0”和“BANK 65”的矩形框，表示FPGA内部的存储区域。右侧的DDR4模块则表示外部存储设备。FPGA与DDR4通过蓝色线条相连，表明它们之间有数据传输通道。 图片作用：该图示在文档中用于说明QSPI Flash连接示意图，帮助读者理解FPGA与外部存储设备之间的连接关系，以及FPGA内部存储区域的分布情况。

图4-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称FPGA引脚号
QSPI_CLKY11
QSPI0_CSAA12
QSPI0_DQ0AD11
QSPI0_DQ1AC12
QSPI0_DQ2AC11
QSPI0_DQ3AE11
QSPI1_CSU22
QSPI1_DQ0N23
QSPI1_DQ1P23
QSPI1_DQ2R20
QSPI1_DQ3R21

表2-4-2 QSPI Flash引脚分配

时钟配置 ​

核心板上为FPGA系统提供了200Mhz的2路差分有源时钟。分别为FPGA逻辑部分提供差分时钟源。时钟电路设计的示意图如下图2-5-1所示：

图片内容：该图展示了FPGA系统时钟源的连接示意图，其中FPGA BANK66和BANK84分别连接到200MHz差分晶振的输出端。FPGA BANK66和BANK84的全局时钟可以驱动FPGA内的DDR4控制器和用户逻辑电路。 图片作用：该图在文档中用于说明FPGA系统时钟源的连接方式，具体展示了200MHz差分晶振如何连接到FPGA BANK66和BANK84的全局时钟上，以驱动FPGA内的DDR4控制器和用户逻辑电路。

图 2-5-1 核心板时钟源

FPGA系统时钟源

板上提供了2个200MHz差分晶振，可为DDR4控制器及FPGA逻辑提供参考时钟。晶振输出连接到FPGA BANK66和BANK84的全局时钟上，这个全局时钟可以用来驱动FPGA内的DDR4控制器和用户逻辑电路。该时钟源的原理图如图2-5-2所示

图片内容：该图展示了一个200MHz时钟源的原理图，包括一个FPGA芯片（SIT9121AI-2B1-33E200.000000）及其相关元件，如电阻R88、电容C201至C205、电感FB2等。时钟信号通过引脚AC13、AC14、K22、K23分别连接到FPGA的相应引脚。 图片作用：该图是文档中“时钟配置”部分的核心内容，用于说明ACKU3核心板的系统时钟源原理图，帮助读者理解时钟信号的分配和连接方式。

图片内容：该图展示了一个200MHz的系统时钟源原理图，包括一个SIT9121AI-2B1-33E200.000000芯片，以及相关的时钟引脚分配，如B84_L5_P和B84_L5_N。此外，图中还标注了多个电容和电阻，如C48、C49、C50和R23，以及一个24Ω的电阻R24。 图片作用：该图在文档中用于说明系统时钟源的原理图，帮助读者理解时钟引脚的分配和相关元件的作用，是时钟配置部分的重要参考。

图2-5-2 系统时钟源

时钟引脚分配：

信号名称FPGA引脚
B84_L5_PAC13
B84_L5_NAC14
DDR4_CLKREF_PK22
DDR4_CLKREF_NK23

表2-5-1 系统时钟引脚分配

LED 灯 ​

ACKU3核心板上有3个红色LED灯，其中1个是电源指示灯(PWR1)，1个是配置LED灯(D1)，还有一个用户指示灯（LED1）。核心上电时指示灯会亮起；当FPGA 配置程序后，配置LED灯会亮起。用户指示灯可用于自定义功能指示。LED灯硬件连接的示意图如图2-6-1所示：

图片内容：图片显示了一个FPGA芯片的局部视图，其中突出显示了两个存储器银行，分别是BANK 67和BANK 0。FPGA芯片的左侧用大字标注了“FPGA”。 图片作用：这张图片展示了FPGA芯片上存储器银行的布局，与上下文中的时钟配置部分相关，说明了FPGA内部存储器的组织方式，有助于读者理解时钟配置的硬件基础。

图2-6-1 核心板LED灯硬件连接示意图

电源 ​

ACKU3核心板供电电压为+12V，通过连接底板供电。板上的电源设计示意图如下图2-7-1所示:

图片展示了一个电源设计示意图，其中+12V电源通过DCDC电源芯片IS6608产生FPGA核心电源，输出电流高达25A。此外，+12V电源还通过三个DCDC芯片SGM61163分别产生VCCAUX、MGTAVCC和MGTAVTT电源，为FPGA辅助电源和高速收发器供电。同时，+12V电源通过DCDC芯片ETA1471产生+1.2V、VCC1V8_FPGA和D3V3电源，为DDR4、FPGA的BANK及外设供电。该图在文档中用于说明AXKU3开发板电源设计的原理图中电源接口部分。

图2-7-1原理图中电源接口部分

+12V通过DCDC电源芯片IS6608产生FPGA核心电源，输出电流高达25A，可满足核心电压的电流需求。+12V电源再通过3个DCDC芯片SGM61163来产生VCCAUX，MGTAVCC，MGTAVTT电源，给FPGA辅助电源和高速收发器供电。同时+12V电源再通过DCDC芯片ETA1471来产生+1.2V，VCC1V8_FPGA、D3V3电源给DDR4、FPGA的BANK及外设供电。另外D3V3通过2 个LDO芯片ETA5060产生高速收发器的辅助电源和FPGA的ADC供电电源+1.8V；DDR4的VTT和DDR2V5电压由TPS51200和ETA5050产生。

因为FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照芯片的电源要求设计，保证芯片的正常工作。

结构图 ​

图片展示了一块电路板的正面图，尺寸为80毫米乘以70毫米。电路板上标注了多个电压值，包括0.9V、1.8V、1.2V、1.25V、3.3V和1.8V。电路板上还标有5毫米、60毫米、50毫米、70毫米和80毫米的尺寸标注。图片中还包含一个黑色箭头，指向电路板的右下角。这张图片在文档中用于展示AXKU3开发板的结构图，帮助读者理解电路板的布局和电源分配情况。

图2-8-1 正面图（Top View）

连接器管脚定义 ​

核心板一共扩展出2个高速扩展口，使用2个240Pin的板间连接器（J1~J2）和底板连接，核心板供电由J2连接器输入。

J1连接器的引脚分配

J1管脚信号名称FPGA引脚号J1管脚信号名称FPGA引脚号
A1POWER_ALT-B1POWER_SDA-
A2--B2POWER_SCL-
A3GND-B3GND-
A4FPGA_TDIAB12B4FPGA_TCKAE12
A5FPGA_TMSAB10B5FPGA_TDOY10
A6GND-B6GND-
A7--B7--
A8--B8--
A9GND-B9GND-
A10--B10--
A11--B11--
A12GND-B12GND-
A13B87_L3_NG14B13B87_L4_NJ14
A14B87_L3_PH14B14B87_L4_PJ15
A15GND-B15GND-
A16B87_L2_NH13B16B87_L1_NH12
A17B87_L2_PJ13B17B87_L1_PJ12
A18GND-B18GND-
A19B87_L5_NF12B19B87_L6_NF13
A20B87_L5_PG12B20B87_L6_PF14
A21GND-B21GND-
A22B87_L7_NE12B22B87_L8_ND13
A23B87_L7_PE13B23B87_L8_PD14
A24GND-B24GND-
A25B87_L10_NB12B25B87_L11_NA12
A26B87_L10_PC12B26B87_L11_PA13
A27GND-B27GND-
A28B87_L9_NC13B28B87_L12_NA14
A29B87_L9_PC14B29B87_L12_PB14
A30GND-B30GND-
A31GND-B31GND-
A32MGT226_CLK0_PP7B32MGT226_CLK1_PM7
A33MGT226_CLK0_NP6B33MGT226_CLK1_NM6
A34GND-B34GND-
A35MGT226_TX0_PN5B35MGT226_RX0_PM2
A36MGT226_TX0_NN4B36MGT226_RX0_NM1
A37GND-B37GND-
A38MGT226_TX1_PL5B38MGT226_RX1_PK2
A39MGT226_TX1_NL4B39MGT226_RX1_NK1
A40GND-B40GND-
A41MGT226_TX2_PJ5B41MGT226_RX2_PH2
A42MGT226_TX2_NJ4B42MGT226_RX2_NH1
A43GND-B43GND-
A44MGT226_TX3_PG5B44MGT226_RX3_PF2
A45MGT226_TX3_NG4B45MGT226_RX3_NF1
A46GND-B46GND-
A47MGT227_CLK1_PH7B47MGT227_CLK0_PK7
A48MGT227_CLK1_NH6B48MGT227_CLK0_NK6
A49GND-B49GND-
A50MGT227_TX0_PF7B50MGT227_RX0_PD2
A51MGT227_TX0_NF6B51MGT227_RX0_ND1
A52GND-B52GND-
A53MGT227_TX1_PE5B53MGT227_RX1_PC4
A54MGT227_TX1_NE4B54MGT227_RX1_NC3
A55GND-B55GND-
A56MGT227_TX2_PD7B56MGT227_RX2_PB2
A57MGT227_TX2_ND6B57MGT227_RX2_NB1
A58GND-B58GND-
A59MGT227_TX3_PB7B59MGT227_RX3_PA4
A60MGT227_TX3_NB6B60MGT227_RX3_NA3
J1管脚信号名称FPGA引脚号J1管脚信号名称FPGA引脚号
C1MGT224_TX0_NAF6D1MGT224_RX0_NAF1
C2MGT224_TX0_PAF7D2MGT224_RX0_PAF2
C3GND-D3GND-
C4MGT224_TX1_NAE8D4MGT224_RX1_NAE3
C5MGT224_TX1_PAE9D5MGT224_RX1_PAE4
C6GND-D6GND-
C7MGT224_TX2_NAD6D7MGT224_RX2_NAD1
C8MGT224_TX2_PAD7D8MGT224_RX2_PAD2
C9GND-D9GND-
C10MGT224_TX3_NAC4D10MGT224_RX3_NAB1
C11MGT224_TX3_PAC5D11MGT224_RX3_PAB2
C12GND-D12GND-
C13MGT224_CLK1_NY6D13MGT224_CLK0_NAB6
C14MGT224_CLK1_PY7D14MGT224_CLK0_PAB7
C15GND-D15GND-
C16MGT225_TX0_NAA4D16MGT225_RX0_NY1
C17MGT225_TX0_PAA5D17MGT225_RX0_PY2
C18GND-D18GND-
C19MGT225_TX1_NW4D19MGT225_RX1_NV1
C20MGT225_TX1_PW5D20MGT225_RX1_PV2
C21GND-D21GND-
C22MGT225_TX2_NU4D22MGT225_RX2_NT1
C23MGT225_TX2_PU5D23MGT225_RX2_PT2
C24GND-D24GND-
C25MGT225_TX3_NR4D25MGT225_RX3_NP1
C26MGT225_TX3_PR5D26MGT225_RX3_PP2
C27GND-D27GND-
C28MGT225_CLK1_NT6D28MGT225_CLK0_NV6
C29MGT225_CLK1_PT7D29MGT225_CLK0_PV7
C30GND-D30GND-
C31GND-D31GND-
C32--D32--
C33--D33--
C34GND-D34GND-
C35--D35FPGA_VN_INR13
C36--D36FPGA_VP_INP14
C37GND-D37GND-
C38GND-D38GND-
C39B86_L2_NJ10D39B86_L4_NG11
C40B86_L2_PJ11D40B86_L4_PH11
C41GND-D41GND-
C42B86_L3_NH9D42B86_L1_NK9
C43B86_L3_PJ9D43B86_L1_PK10
C44GND-D44GND-
C45B86_L9_NC9D45B86_L5_NG9
C46B86_L9_PD9D46B86_L5_PG10
C47GND-D47GND-
C48B86_L6_NF9D48B86_L10_NA9
C49B86_L6_PF10D49B86_L10_PB9
C50GND-D50GND-
C51B86_L7_NE10D51B86_L8_ND10
C52B86_L7_PE11D52B86_L8_PD11
C53GND-D53GND-
C54B86_L11_NA10D54B86_L12_NB11
C55B86_L11_PB10D55B86_L12_PC11
C56GND-D56GND-
C57--D57--
C58--D58--
C59--D59--
C60--D60--

表2-9-1 J1连接器引脚分配

J2连接器的引脚分配

J2管脚信号名称FPGA引脚号J2管脚信号名称FPGA引脚号
A1+12V-B1+12V-
A2--B2--
A3GND-B3GND-
A4VCCIO_65P22,U23,Y24B4VCCIO_64AA21,AB18,AD22
A5--B5--
A6GND-B6GND-
A7GND-B7GND-
A8--B8--
A9--B9--
A10GND-B10GND-
A11B84_L2_NAF13B11B84_L1_NAF15
A12B84_L2_PAE13B12B84_L1_PAF14
A13GND-B13GND-
A14B84_L9_NY16B14B84_L6_NAB16
A15B84_L9_PW16B15B84_L6_PAB15
A16GND-B16GND-
A17B64_L7_NAF22B17B64_L8_NAE23
A18B64_L7_PAE22B18B64_L8_PAD23
A19GND-B19GND-
A20B64_L3_NAF25B20B64_T2UAE18
A21B64_L3_PAF24B21B64_T1UAF20
A22GND-B22GND-
A23B64_L1_NAE26B23B64_L11_NAE21
A24B64_L1_PAE25B24B64_L11_PAD21
A25GND-B25GND-
A26B64_L4_NAD26B26B64_L5_NAD25
A27B64_L4_PAC26B27B64_L5_PAD24
A28GND-B28GND-
A29B64_L6_NAC24B29B64_L9_NAC23
A30B64_L6_PAB24B30B64_L9_PAC22
A31GND-B31GND-
A32B64_L2_NAB26B32B64_L10_NAB22
A33B64_L2_PAB25B33B64_L10_PAA22
A34GND-B34GND-
A35B64_T3UAC16B35B64_L20_NAB19
A36B65_T1UAA23B36B64_L20_PAA19
A37GND-B37GND-
A38B65_L6_NW20B38B65_L9_NAA25
A39B65_L6_PW19B39B65_L9_PAA24
A40GND-B40GND-
A41B65_L1_NV19B41B65_L8_NY26
A42B65_L1_PU19B42B65_L8_PY25
A43GND-B43GND-
A44B65_L3_NU20B44B65_L5_NT23
A45B65_L3_PT20B45B65_L5_PT22
A46GND-B46GND-
A47B66_L4_NL19B47B65_L19_NR23
A48B66_L4_PM19B48B65_L19_PR22
A49GND-B49GND-
A50B66_L2_NM21B50B65_L16_NV26
A51B66_L2_PM20B51B65_L16_PU26
A52GND-B52GND-
A53B66_L5_NJ21B53B65_T3UT19
A54B66_L5_PK21B54--
A55GND-B55GND-
A56B66_L3_NJ20B56B65_L17_NP26
A57B66_L3_PJ19B57B65_L17_PP25
A58GND-B58GND-
A59B66_L1_NK18B59B65_L15_NP24
A60B66_L1_PL18B60B65_L15_PN24
J2管脚信号名称FPGA引脚号J2管脚信号名称FPGA引脚号
C1+12V-D1+12V-
C2--D2--
C3GND-D3GND-
C4VCCAUX_PG-D4FMC_HPC0_VREF_A_M2CW18，V18
C5--D5--
C6GND-D6GND-
C7GND-D7GND-
C8B84_L11_NAA13D8B84_L12_NW13
C9B84_L11_PY13D9B84_L12_PW12
C10GND-D10GND-
C11B84_L3_NAE15D11B84_L10_NW15
C12B84_L3_PAD15D12B84_L10_PW14
C13GND-D13GND-
C14B84_L4_NAD14D14B84_L8_NAB14
C15B84_L4_PAD13D15B84_L8_PAA14
C16GND-D16GND-
C17B64_L17_NAF17D17B84_L7_NAA15
C18B64_L17_PAE17D18B84_L7_PY15
C19GND-D19GND-
C20B64_L15_NAF19D20B64_L13_NAE20
C21B64_L15_PAF18D21B64_L13_PAD20
C22GND-D22GND-
C23B64_L16_NAD18D23B64_L18_NAE16
C24B64_L16_PAC18D24B64_L18_PAD16
C25GND-D25GND-
C26B64_L14_NAD19D26B64_L22_NAC17
C27B64_L14_PAC19D27B64_L22_PAB17
C28GND-D28GND-
C29B64_L12_NAC21D29B64_L21_NAB20
C30B64_L12_PAB21D30B64_L21_PAA20
C31GND-D31GND-
C32B64_L24_NAA18D32B64_L23_NAA17
C33B64_L24_PY18D33B64_L23_PY17
C34GND-D34GND-
C35--D35B64_L19_NY21
C36--D36B64_L19_PY20
C37GND-D37GND-
C38--D38USER_DEF_CLOCK_PJ23
C39--D39USER_DEF_CLOCK_NJ24
C40GND-D40GND-
C41B65_L10_NW26D41B65_L12_NW24
C42B65_L10_PW25D42B65_L12_PV24
C43GND-D43GND-
C44B65_L11_NW23D44B65_L7_NY23
C45B65_L11_PV23D45B65_L7_PY22
C46GND-D46GND-
C47B65_L4_NV22D47B65_L23_NP19
C48B65_L4_PV21D48B65_L23_PN19
C49GND-D49GND-
C50B65_L20_NP21D50B65_L24_NN22
C51B65_L20_PP20D51B65_L24_PN21
C52GND-D52GND-
C53B65_L14_NU25D53B65_L13_NU24
C54B65_L14_PT25D54B65_L13_PT24
C55GND-D55GND-
C56B65_T2UN26D56B65_L18_NR26
C57B65_L2_PU21D57B65_L18_PR25
C58GND-D58GND-
C59--D59--
C60VCCO_84AC15,Y24D60VCCO_86_87E9,H10,E14,H25

表2-9-2 J2连接器引脚分配

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • PCIe3.0 x8接口
  • 1路千兆网接口
  • 1路FMC HPC接口
  • 1路MIPI输入接口
  • USB Uart接口
  • Micro SD卡座
  • 40针扩展口
  • JTAG调试口
  • LED灯
  • 按键

PCIe插槽 ​

AXKU3扩展板上有一个PCIe x8的接口，支持PCIe Gen3.0协议， 8对收发器连接到PCIEx8的金手指上进行数据通信。

PCIe接口的收发信号直接跟FPGA BANK224,BANK225收发器相连接，8路TX信号和RX信号都是以差分信号方式连接到FPGA的收发器上，单通道通信速率可高达8G bit带宽。

开发板的PCIe接口的设计示意图如下图3-2-1所示,其中TX发送信号用AC耦合模式连接。

图片内容：该图展示了PCIe x8接口与FPGA BANK224和BANK225收发器之间的连接关系。图中左侧为FPGA，右侧为PCIEx8金手指，中间通过差分信号方式连接，共8路TX信号和8路RX信号。FPGA的TX信号通过AC耦合模式连接到PCIe接口。 图片作用：此图在文档中用于直观展示PCIe接口的设计示意图，帮助读者理解PCIe x8接口与FPGA收发器之间的信号连接方式，以及单通道通信速率可达8G bit带宽的特点。

图3-2-1 PCIe插槽设计示意图

PCIe x8接口FPGA引脚分配如下：

信号名称FPGA引脚名引脚号备注
PCIE_RX0_PMGT225_RX3_PP2PCIE通道0数据接收正
PCIE_RX0_NMGT225_RX3_NP1PCIE通道0数据接收负
PCIE_RX1_PMGT225_RX2_PT2PCIE通道1数据接收正
PCIE_RX1_NMGT225_RX2_NT1PCIE通道1数据接收负
PCIE_RX2_PMGT225_RX1_PV2PCIE通道2数据接收正
PCIE_RX2_NMGT225_RX1_NV1PCIE通道2数据接收负
PCIE_RX3_PMGT225_RX0_PY2PCIE通道3数据接收正
PCIE_RX3_NMGT225_RX0_NY1PCIE通道3数据接收负
PCIE_RX4_PMGT224_RX3_PAB2PCIE通道4数据接收正
PCIE_RX4_NMGT224_RX3_NAB1PCIE通道4数据接收负
PCIE_RX5_PMGT224_RX2_PAD2PCIE通道5数据接收正
PCIE_RX5_NMGT224_RX2_NAD1PCIE通道5数据接收负
PCIE_RX6_PMGT224_RX1_PAE4PCIE通道6数据接收正
PCIE_RX6_NMGT224_RX1_NAE3PCIE通道6数据接收负
PCIE_RX7_PMGT224_RX0_PAF2PCIE通道7数据接收正
PCIE_RX7_NMGT224_RX0_NAF1PCIE通道7数据接收负
PCIE_TX0_PMGT225_TX3_PR5PCIE通道0数据发送正
PCIE_TX0_NMGT225_TX3_NR4PCIE通道0数据发送负
PCIE_TX1_PMGT225_TX2_PU5PCIE通道1数据发送正
PCIE_TX1_NMGT225_TX2_NU4PCIE通道1数据发送负
PCIE_TX2_PMGT225_TX1_PW5PCIE通道2数据发送正
PCIE_TX2_NMGT225_TX1_NW4PCIE通道2数据发送负
PCIE_TX3_PMGT225_TX0_PAA5PCIE通道3数据发送正
PCIE_TX3_NMGT225_TX0_NAA4PCIE通道3数据发送负
PCIE_TX4_PMGT224_TX3_PAC5PCIE通道4数据发送正
PCIE_TX4_NMGT224_TX3_NAC4PCIE通道4数据发送负
PCIE_TX5_PMGT224_TX2_PAD7PCIE通道5数据发送正
PCIE_TX5_NMGT224_TX2_NAD6PCIE通道5数据发送负
PCIE_TX6_PMGT224_TX1_PAE9PCIE通道6数据发送正
PCIE_TX6_NMGT224_TX1_NAE8PCIE通道6数据发送负
PCIE_TX7_PMGT224_TX0_PAF7PCIE通道7数据发送正
PCIE_TX7_NMGT224_TX0_NAF6PCIE通道7数据发送负
PCIE_CLK_PMGT225_CLK0_PV7PCIE通道参考时钟正
PCIE_CLK_NMGT225_CLK0_NV6PCIE通道参考时钟负
FPGA_PCIE_PERST_NB65_T3UT19PCIE板卡的复位信号

表3-2-1 PCIe插槽引脚分配

千兆网接口 ​

开发板上通过一片JL21221D 以太网PHY 芯片为用户提供网络通信服务。以太网PHY 芯片是连接到 FPGA 的IO 接口上。JL21221D芯片支持10/100/1000 Mbps 网络传输速率，通过RGMII 接口跟FPGA 进行数据通信。JL21221D芯片支持ＭDI/MDX 自适应，各种速度自适应，Master/Slave 自适应，支持MDIO 总线进行PHY 的寄存器管理。

JL21221D上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-2-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
RXD3_ADR0
RXC_ADR1
RXCTL_ADR2		MDIO/MDC 模式的PHY地址PHY Address 为 001
RXD1_TXDLYTX时钟2ns延时延时
RXD0_RXDLYRX时钟2ns延时延时

表3-2-1 PHY芯片默认配置值

当网络连接到千兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图3-3-1为FPGA与以太网PHY芯片连接示意图:

图片展示了FPGA与以太网PHY芯片JL2121的连接示意图。FPGA通过ETH_TXCK、ETH_TXCTL、ETH_TXD0-ETH_TXD3等信号线与JL2121的MDIO/MDC、RXD0_RXDLY、RXD1_TXDLY等信号线相连。JL2121通过MDIO/MDC、RXD0_RXDLY、RXD1_TXDLY等信号线与FPGA通信。此外，JL2121还通过ETH_RXCK、ETH_RXCTL、ETH_RXD0-ETH_RXD3等信号线与FPGA相连。图片中的GPHY模块表示JL2121芯片。该图在上下文中用于说明FPGA与以太网PHY芯片JL2121的数据传输方式和连接关系。

图3-3-1 千兆网接口连接原理图

图3-3-2为以太网PHY芯片的实物图

图片中展示了一块以太网PHY芯片的实物图，芯片上清晰地标注了“ALINX”和“AXG011-100M”，表明这是AXG011-100M型号的以太网PHY芯片。图片中还可见到“ETH”字样，表明该芯片与以太网接口相关。这张图片在文档中用于展示以太网PHY芯片的实物形态，为后续介绍其引脚分配和功能提供直观参考。

图3-3-2 以太网PHY芯片实物图

以太网PHY的FPGA引脚分配如下：

信号名称FPGA引脚号备注
ETH_MDCN26MDIO管理时钟
ETH_MDIOU19MDIO管理数据
ETH_RESETN22PHY芯片复位
ETH_RXCKU21RGMII接收时钟
ETH_RXCTLR23接收数据有效信号
ETH_RXD0V19接收数据Bit0
ETH_RXD1P20接收数据Bit1
ETH_RXD2P21接收数据Bit2
ETH_RXD3R22接收数据Bit3
ETH_TXCKR25RGMII发送时钟
ETH_TXCTLR26发送使能信号
ETH_TXD0V21发送数据bit0
ETH_TXD1V22发送数据bit1
ETH_TXD2N19发送数据bit2
ETH_TXD3P19发送数据bit3

表3-2-2 以太网引脚分配

FMC HPC 接口 ​

开发板带有1路FMC HPC扩展口，可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。

FMC HPC扩展口包含34对差分IO信号，分别连接FPGA芯片BANK64，BANK65，电平标准默认为1.8V。8路高速GTY收发信号连接FPGA芯片BANK226，BANK227的IO上。

FPGA和FMC HPC连接器的原理图如图3-4-1所示：

图片展示了FPGA和FMC HPC连接器的原理图，其中FPGA的BANK64和BANK65分别连接FMC HPC扩展口的FMC_CLK0、FMC_CLK1、FMC_LA00、FMC_LA33等信号，而BANK226和BANK227的收发器则连接FMC_HPC的FMC_GTXCLK0、FMC_GTXCLK1、FMC_DPO、FMC_DPI等信号。该图在文档中用于说明FMC HPC扩展口与FPGA芯片之间的连接关系，帮助读者理解FMC HPC扩展口的信号分配和连接方式。

图3-4-1 HPC FMC连接示意图

FMC HPC连接器引脚分配如下：

信号名FPGA引脚名FPGA引脚号备注
FMC_CLK0_NB65_L12_NW24FMC第0路输入参考时钟N
FMC_CLK0_PB65_L12_PV24FMC第0路输入参考时钟P
FMC_CLK1_NB64_L12_NAC21FMC第1路输入参考时钟N
FMC_CLK1_PB64_L12_PAB21FMC第1路输入参考时钟P
FMC_LA00_CC_NB65_L14_NU25FMC LA第0路数据（时钟）N
FMC_LA00_CC_PB65_L14_PT25FMC LA第0路数据（时钟）P
FMC_LA01_CC_NB65_L13_NU24FMC LA第1路数据（时钟）N
FMC_LA01_CC_PB65_L13_PT24FMC LA第1路数据（时钟）P
FMC_LA02_NB65_L17_NP26FMC LA第2路数据N
FMC_LA02_PB65_L17_PP25FMC LA第2路数据P
FMC_LA03_NB65_L5_NT23FMC LA第3路数据N
FMC_LA03_PB65_L5_PT22FMC LA第3路数据P
FMC_LA04_NB65_L16_NV26FMC LA第4路数据N
FMC_LA04_PB65_L16_PU26FMC LA第4路数据P
FMC_LA05_NB64_L24_NAA18FMC LA第5路数据N
FMC_LA05_PB64_L24_PY18FMC LA第5路数据P
FMC_LA06_NB65_L10_NW26FMC LA第6路数据P
FMC_LA06_PB65_L10_PW25FMC LA第6路数据P
FMC_LA07_NB65_L9_NAA25FMC LA第7路数据N
FMC_LA07_PB65_L9_PAA24FMC LA第7路数据P
FMC_LA08_NB65_L11_NW23FMC LA第8路数据N
FMC_LA08_PB65_L11_PV23FMC LA第8路数据P
FMC_LA09_NB65_L8_NY26FMC LA第9路数据N
FMC_LA09_PB65_L8_PY25FMC LA第9路数据P
FMC_LA10_NB65_L15_NP24FMC LA第10路数据N
FMC_LA10_PB65_L15_PN24FMC LA第10路数据P
FMC_LA11_NB64_L10_NAB22FMC LA第11路数据N
FMC_LA11_PB64_L10_PAA22FMC LA第11路数据P
FMC_LA12_NB65_L7_NY23FMC LA第12路数据N
FMC_LA12_PB65_L7_PY22FMC LA第12路数据P
FMC_LA13_NB64_L9_NAC23FMC LA第13路数据N
FMC_LA13_PB64_L9_PAC22FMC LA第13路数据P
FMC_LA14_NB64_L7_NAF22FMC LA第14路数据N
FMC_LA14_PB64_L7_PAE22FMC LA第14路数据P
FMC_LA15_NB64_L11_NAE21FMC LA第15路数据N
FMC_LA15_PB64_L11_PAD21FMC LA第15路数据P
FMC_LA16_NB64_L8_NAE23FMC LA第16路数据N
FMC_LA16_PB64_L8_PAD23FMC LA第16路数据P
FMC_LA17_CC_NB64_L14_NAD19FMC LA第17路数据（时钟）N
FMC_LA17_CC_PB64_L14_PAC19FMC LA第17路数据（时钟）P
FMC_LA18_CC_NB64_L13_NAE20FMC LA第18路数据（时钟）N
FMC_LA18_CC_PB64_L13_PAD20FMC LA第18路数据（时钟）P
FMC_LA19_NB64_L18_NAE16FMC LA第19路数据N
FMC_LA19_PB64_L18_PAD16FMC LA第19路数据P
FMC_LA20_NB64_L16_NAD18FMC LA第20路数据N
FMC_LA20_PB64_L16_PAC18FMC LA第20路数据P
FMC_LA21_NB64_L20_NAB19FMC LA第21路数据N
FMC_LA21_PB64_L20_PAA19FMC LA第21路数据P
FMC_LA22_NB64_L21_NAB20FMC LA第22路数据N
FMC_LA22_PB64_L21_PAA20FMC LA第22路数据P
FMC_LA23_NB64_L23_NAA17FMC LA第23路数据N
FMC_LA23_PB64_L23_PY17FMC LA第23路数据P
FMC_LA24_NB64_L15_NAF19FMC LA第24路数据N
FMC_LA24_PB64_L15_PAF18FMC LA第24路数据P
FMC_LA25_NB64_L6_NAC24FMC LA第25路数据N
FMC_LA25_PB64_L6_PAB24FMC LA第25路数据P
FMC_LA26_NB64_L19_NY21FMC LA第26路数据N
FMC_LA26_PB64_L19_PY20FMC LA第26路数据P
FMC_LA27_NB64_L22_NAC17FMC LA第27路数据N
FMC_LA27_PB64_L22_PAB17FMC LA第27路数据P
FMC_LA28_NB64_L17_NAF17FMC LA第28路数据N
FMC_LA28_PB64_L17_PAE17FMC LA第28路数据P
FMC_LA29_NB64_L1_NAE26FMC LA第29路数据N
FMC_LA29_PB64_L1_PAE25FMC LA第29路数据P
FMC_LA30_NB64_L5_NAD25FMC LA第30路数据N
FMC_LA30_PB64_L5_PAD24FMC LA第30路数据P
FMC_LA31_NB64_L2_NAB26FMC LA第31路数据N
FMC_LA31_PB64_L2_PAB25FMC LA第31路数据P
FMC_LA32_NB64_L4_NAD26FMC LA第32路数据N
FMC_LA32_PB64_L4_PAC26FMC LA第32路数据P
FMC_LA33_NB64_L3_NAF25FMC LA第33路数据N
FMC_LA33_PB64_L3_PAF24FMC LA第33路数据P
FMC_SCLB84_L6_PAB15FMC I2C总线时钟
FMC_SDAB84_L6_NAB16FMC I2C总线数据
FMC_HPC_GBTCLK0_M2C_C_NMGT226_CLK1_NM6收发器参考时钟0输入P
FMC_HPC_GBTCLK0_M2C_C_PMGT226_CLK1_PM7收发器参考时钟0输入N
FMC_HPC_GBTCLK1_M2C_C_NMGT227_CLK1_NH6收发器参考时钟1输入P
FMC_HPC_GBTCLK1_M2C_C_PMGT227_CLK1_PH7收发器参考时钟1输入N
FMC_DP0_M2C_PMGT226_RX0_PM2收发器数据0输入P
FMC_DP0_M2C_NMGT226_RX0_NM1收发器数据0输入N
FMC_DP1_M2C_PMGT226_RX1_PK2收发器数据1输入P
FMC_DP1_M2C_NMGT226_RX1_NK1收发器数据1输入N
FMC_DP2_M2C_PMGT226_RX2_PH2收发器数据2输入P
FMC_DP2_M2C_NMGT226_RX2_NH1收发器数据2输入N
FMC_DP3_M2C_PMGT226_RX3_PF2收发器数据3输入P
FMC_DP3_M2C_NMGT226_RX3_NF1收发器数据3输入N
FMC_DP4_M2C_PMGT227_RX0_PD2收发器数据4输入P
FMC_DP4_M2C_NMGT227_RX0_ND1收发器数据4输入N
FMC_DP5_M2C_PMGT227_RX1_PC4收发器数据5输入P
FMC_DP5_M2C_NMGT227_RX1_NC3收发器数据5输入N
FMC_DP6_M2C_PMGT227_RX3_PA4收发器数据6输入P
FMC_DP6_M2C_NMGT227_RX3_NA3收发器数据6输入N
FMC_DP7_M2C_PMGT227_RX2_PB2收发器数据7输入P
FMC_DP7_M2C_NMGT227_RX2_NB1收发器数据7输入N
FMC_DP0_C2M_PMGT226_TX0_PN5收发器数据0输出P
FMC_DP0_C2M_NMGT226_TX0_NN4收发器数据0输出N
FMC_DP1_C2M_PMGT226_TX1_PL5收发器数据1输出P
FMC_DP1_C2M_NMGT226_TX1_NL4收发器数据1输出N
FMC_DP2_C2M_PMGT226_TX2_PJ5收发器数据2输出P
FMC_DP2_C2M_NMGT226_TX2_NJ4收发器数据2输出N
FMC_DP3_C2M_PMGT226_TX3_PG5收发器数据3输出P
FMC_DP3_C2M_NMGT226_TX3_NG4收发器数据3输出N
FMC_DP4_C2M_PMGT227_TX0_PF7收发器数据4输出P
FMC_DP4_C2M_NMGT227_TX0_NF6收发器数据4输出N
FMC_DP5_C2M_PMGT227_TX1_PE5收发器数据5输出P
FMC_DP5_C2M_NMGT227_TX1_NE4收发器数据5输出N
FMC_DP6_C2M_PMGT227_TX3_PB7收发器数据6输出P
FMC_DP6_C2M_NMGT227_TX3_NB6收发器数据6输出N
FMC_DP7_C2M_PMGT227_TX2_PD7收发器数据7输出P
FMC_DP7_C2M_NMGT227_TX2_ND6收发器数据7输出N

表3-4-1 HPC FMC引脚分配

MIPI 接口 ​

AXKU3扩展板上带有1路MIPI lanex4摄像头输入接口，与PGA的BANK66和BANK84相连， 连接的设计示意图如下图3-5-1所示:

图片内容：该图展示了AXKU3扩展板上1路MIPI lanex4摄像头输入接口与FPGA BANK66和BANK84的连接设计示意图。FPGA的BANK66和BANK84分别连接到MIPI LAN0至LAN4的引脚，以及CAM_GPIO、CAM_CLK、CAM_SCL和CAM_SDA等摄像头接口。图片中还标注了MIPI接口的引脚名称，如MIPI_CLK_P/N、MIPI_LAN0_P/N等。 图片作用：此图在文档中用于说明AXKU3扩展板上MIPI接口的设计原理，帮助读者理解FPGA与摄像头接口之间的连接关系，以及各引脚的具体功能。

图3-5-1 MIPI接口设计原理图

MIPI接口引脚分配

信号名称FPGA引脚名引脚号备注
MIPI_CLK_PB66_L1_PL18MIPI输入时钟正
MIPI_CLK_NB66_L1_NK18MIPI输入时钟负
MIPI_LAN0_PB66_L5_PK21MIPI输入的数据LANE0正
MIPI_LAN0_NB66_L5_NJ21MIPI输入的数据LANE0负
MIPI_LAN1_PB66_L2_PM20MIPI输入的数据LANE1正
MIPI_LAN1_NB66_L2_NM21MIPI输入的数据LANE1负
MIPI_LAN2_PB66_L3_PJ19MIPI输入的数据LANE2正
MIPI_LAN2_NB66_L3_NJ20MIPI输入的数据LANE2负
MIPI_LAN3_PB66_L4_PM19MIPI输入的数据LANE3正
MIPI_LAN3_NB66_L4_NL19MIPI输入的数据LANE3负
MIPI_CLKB84_L10_PW14摄像头的时钟输入
MIPI_GPIOB84_L10_NW15摄像头的GPIO控制
MIPI_I2C_SCLB84_L8_NAB14摄像头的I2C时钟
MIPI_I2C_SDAB84_L8_PAA14摄像头的I2C数据

表3-5-1 MIPI接口引脚分配

USB转串口 ​

AXKU3扩展板上配备了一个Uart转USB接口，用于系统调试。转换芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行核心板的单独供电和串口数据通信 。

USB Uart电路设计的示意图如下图所示:

图片内容：该图展示了USB转串口电路设计的示意图，其中FPGA通过UART_TXD和UART_RXD与USB-UART模块（CP2102-GM）连接，USB-UART模块再通过Micro USB接口与外部设备通信。FPGA的UART_RXD引脚连接到USB-UART模块的RXD端，UART_TXD引脚连接到USB-UART模块的TXD端。 图片作用：此图在文档中用于说明USB转串口电路的设计，帮助读者理解FPGA与USB-UART模块之间的信号传输关系，以及如何通过Micro USB接口与外部设备进行通信。

图3-6-1 USB转串口示意图

USB转串口的FPGA引脚分配：

信号名称FPGA引脚名引脚号备注
UART_RXDB84_L3_NAE15Uart数据输入
UART_TXDB84_L3_PAD15Uart数据输出

表3-6-1 USB转串口引脚分配

SD卡槽 ​

AXKU3底板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于用户数据文件。SDIO信号与FPGA的IO信号相连，支持SPI模式和SD模式，使用的SD卡为MicroSD卡。FPGA和SD卡连接器的原理图如下图3-7-1所示。

图片展示了一个SD卡槽与FPGA之间的连接原理图。FPGA通过多个引脚与SD卡槽进行通信，包括SD_CD、SD_CLK、SD_CMD、SD_D0、SD_D1、SD_D2和SD_D3等信号。这些引脚分别连接到FPGA的特定引脚，如B84_L4_N、B84_L11_P、B84_L11_N等。图片中的SD卡槽与FPGA通过电源和地线连接，确保信号传输的稳定性和可靠性。该原理图在文档中用于说明SD卡槽与FPGA之间的引脚分配和连接方式，帮助读者理解SD卡槽在AXKU3开发板上的工作原理。

图3-7-1 SD卡槽原理图

SD卡槽引脚分配

信号名称FPGA引脚名引脚号备注
SD_CDB84_L4_NAD14SD片选信号
SD_CLKB84_L11_PY13SD时钟信号
SD_CMDB84_L11_NAA13SD命令信号
SD_D0B84_L12_NW13SD数据Data0
SD_D1B84_L12_PW12SD数据Data1
SD_D2B84_L1_NAF15SD数据Data2
SD_D3B84_L1_PAF14SD数据Data3

表3-7-1 SD卡槽引脚分配

40针扩展口 ​

底板预留了1个2.54mm标准间距的40针的扩展口J8，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。扩展口的IO连接的FPGA的IO上，默认为3.3V。

J8扩展口FPGA的引脚分配如下：

J8管脚信号名称引脚号J8管脚信号名称引脚号
1GND-2+5V-
3IO1_1NA104IO1_1PB10
5IO1_2NB116IO1_2PC11
7IO1_3NE108IO1_3PE11
9IO1_4NA910IO1_4PB9
11IO1_5ND1012IO1_5PD11
13IO1_6NC914IO1_6PD9
15IO1_7NF916IO1_7PF10
17IO1_8NG918IO1_8PG10
19IO1_9NH920IO1_9PJ9
21IO1_10NJ1022IO1_10PJ11
23IO1_11NG1124IO1_11PH11
25IO1_12NK926IO1_12PK10
27IO1_13NB1228IO1_13PC12
29IO1_14NE1230IO1_14PE13
31IO1_15NF1232IO1_15PG12
33IO1_16NA1234IO1_16PA13
35IO1_17ND1336IO1_17PD14
37GND-38GND-
39+3.3V-40+3.3V-

表3-8-1 J8扩展口引脚分配

时钟配置 ​

AXKU3底板上有2路差分有源时钟G2和G3。频率分别为156.25MHz和125MHz。只FPGA的高速收发器提供参考时钟。时钟电路示意图如下图3-9-1所示：

图片内容：该图展示了FPGA内部的时钟配置，具体包括两个时钟源，分别为BANK 226的MGTRFCCLK0（156.25MHz）和BANK 227的MGTRFCCLK0（125MHz）。FPGA被突出显示，表明其作为时钟配置的核心组件。 图片作用：此图在文档中用于说明AXKU3开发板的时钟配置，特别是FPGA内部的时钟源分配。通过图示，读者可以直观地了解FPGA内部时钟的来源及其频率，有助于理解时钟配置在系统中的作用。

图 3-9-1 时钟源

板上时钟电路设计如图3-9-2所示：

图片展示了两个时钟电路示意图，分别标记为156.25MHz和125MHz的GTY时钟电路。每个电路图中包含GTY芯片、PLL锁相环、电容和电阻等元件，以及MGT_A_CLOCK_P/N和MGT_B_CLOCK_P/N等时钟引脚。这些电路图在文档中用于说明AXKU3开发板上时钟电路的设计，具体对应于文档中的图3-9-1和图3-9-2，帮助读者理解板上时钟电路的配置和引脚分配。

图 3-9-2 系统时钟源

时钟引脚分配：

信号名称FPGA引脚
MGT_A_CLOCK_PP7
MGT_A_CLOCK_NP6
MGT_B_CLOCK_PK7
MGT_B_CLOCK_NK6

表3-9-1 系统时钟引脚分配

按键和 LED 灯 ​

AXKU3底板上有7个发光二极管LED, 1个电源指示灯； 2个串口通信指示灯， 4个用户LED灯。当开发板上电后电源指示灯会亮起；4个LED灯连接到FPGA的IO上，用户可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为高时，用户LED灯点亮，当连接IO电压为低时，用户LED会被熄灭。另外板上还有4个用户按键，默认按键信号为高，当按键按下时，按键电平为低。用户LED灯和按键的硬件连接示意图如图3-9-1所示：

图片内容：图片显示了一个蓝色矩形区域，其中包含“FPGA BANK 87”的文字。矩形区域的右上角有一个白色矩形，内有“BANK 87”的文字。背景为黑色，右侧有四个小圆点。 图片作用：这张图片展示了FPGA BANK 87的标识，与文档中提到的用户LED灯和按键的硬件连接示意图相关，可能用于说明FPGA BANK 87在硬件连接中的位置或作用。

图3-9-1 用户LED灯和按键硬件连接示意图

用户LED灯和按键的引脚分配

信号名称FPGA引脚名管脚号备注
KEY1B87_L4_NJ14用户按键1
KEY2B87_L4_PJ15用户按键2
KEY3B87_L2_PJ13用户按键3
KEY4B87_L2_NH13用户按键4
LED1B87_L1_PJ12用户LED1灯
LED2B87_L3_PH14用户LED2灯
LED3B87_L6_NF13用户LED3灯
LED4B87_L1_NH12用户LED4灯

表3-9-1 LED灯和按键引脚分配

JTAG 调试口 ​

在AXKU3底板上预留了一个10PIN的JTAG接口，用于下载FPGA程序或者固化程序到FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免芯片的损坏。

图片展示了一个JTAG接口的原理图，其中包含四个保护二极管（BAT54S）分别连接到FPGA的TCK、TDO、TMS和TDI信号线上，以确保信号电压在FPGA可接受的范围内，防止芯片损坏。该原理图位于文档中“图3-10-1原理图中JTAG接口部分”这一节，用于说明AXKU3开发板上预留的10PIN JTAG接口如何通过保护二极管来保护FPGA芯片。

图3-10-1 原理图中JTAG接口部分

EEPROM ​

AXKU3开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），由2个256byte的block组成,通过IIC总线进行通信。板载EEPROM就是为了学习IIC总线的通信方式。EEPROM的I2C信号连接的FPGA端的BANK B1 IO口上。下图3-10-1为EEPROM的设计示意图

图片内容：该图展示了FPGA与24LC04 EEPROM之间的I2C信号连接。FPGA的I2C_SCL和I2C_SDA引脚分别连接到24LC04的SCL和SDA引脚，同时FPGA的AB14和AA14引脚分别对应EEPROM_I2C_SCL和EEPROM_I2C_SDA。图片在上下文中的作用：此图3-10-1为EEPROM的设计示意图，用于说明FPGA与24LC04 EEPROM之间的I2C信号连接方式，帮助读者理解EEPROM的引脚分配和信号传输路径。

图3-10-1 EEPROM原理图部分

EEPROM引脚分配：

引脚名称FPGA引脚
EEPROM_I2C_SCLAB14
EEPROM_I2C_SDAAA14

温度传感器 ​

AXKU3开发板上安装了一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75A。LM75A芯片的温度精度为0.125度,传感器和FPGA直接为I2C数字接口， FPGA通过I2C接口来读取当前开发板附近的温度。下图3-11-1为LM75A传感器芯片的设计示意图

图片展示了LM75A传感器芯片与FPGA之间的I2C接口连接示意图。FPGA通过引脚Y15连接LM75A的SCL（时钟线），通过引脚AA15连接LM75A的SDA（数据线）。该图详细标注了FPGA和LM75A传感器的引脚分配，说明了传感器与FPGA之间的通信方式。此图在文档中用于解释LM75A传感器芯片的设计原理，帮助读者理解传感器如何与FPGA进行数据交换。

图3-11-1 LM75A传感器原理图部分

LM75A传感器引脚分配：

引脚名称FPGA引脚
LM75A_SCLY15
LM75A_SDAAA15

电源 ​

开发板的电源输入电压为DC12V，可以通过PCIE插槽或者外接+12V电源给板子供电。外接电源供电时请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。底板上外部输入电源通过1路电压保护芯片输出，DC/DC电源芯片ETA8156、ETA1471和SGM61163分别转换成+5V，+V_ADJ 和+3.3V 三路电源。同时输出的+3.3V 给多路LDO输出JTAG各FPGABANK所需的电压。

板上的电源设计示意图如下图3-12-1所示:

图片内容：图中展示了AXKU3开发板电源接口部分的原理图，包括多个电源模块及其功能标识，如+12V电源、ETA7014、SGM61163、ETA5060等。这些模块在图中以蓝色矩形框标注，并且每个框内都有相应的电源标识和编号。 图片作用：该图在文档中用于说明AXKU3开发板电源设计示意图，帮助读者理解电源接口部分的布局和功能分配。

图3-12-1原理图中电源接口部分

各个电源分配的功能如下表所示：

电源功能
+5.0V扩展模块供电电源
V_ADJFPGA BANK电压
+3.3V底板外设电源
VDD_REFJTAG电源
VCCIO_65FPGA BANK电压
VCCO_84_86_87_ADJFPGA BANK电压

表3-12-1 原理图中电源接口功能

结构尺寸图 ​

图片内容：该图展示了一块扩展板的结构尺寸图，图中标注了板子的长宽尺寸分别为203mm和111mm，以及各部分的详细尺寸，如电源接口部分的宽度为85mm，FPGA BANK电压部分的宽度为89mm。此外，图中还标注了板子的四个角点，以及ALINX的标志。 图片作用：这张结构尺寸图在文档中用于展示AXKU3开发板扩展板的物理尺寸，帮助读者了解扩展板的大小和布局，以便在实际使用中进行安装和布局规划。

图3-13-1 正面图（Top View）

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