ALINX 产品手册

外观

AXU3EGB开发板用户手册

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芯驿电子科技（上海）有限公司 基于AMD Zynq UltraScale+ MPSoCs开发平台的开发板（型号：AXU3EGB）2020款正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款MPSoCs开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。核心板使用AMD Zynq UltraScale+ EG芯片ZU3EG的解决方案，它采用Processing System(PS)+Programmable Logic(PL)技术将四核ARM Cortex-A53 和FPGA 可编程逻辑集成在一颗芯片上。另外核心板上PS端带有4片共4GB高速DDR4 SDRAM芯片，1片8GB的eMMC存储芯片和1片256Mb的QSPI FLASH芯片；核心板上PL端带有1片1GB的DDR4 SDRAM芯片 。

在底板设计上我们为用户扩展了丰富的外围接口，比如1路M.2 SSD固态硬盘接口、1路DP接口、4个USB3.0接口、2路千兆以太网接口、2路UART串口接口、1路SD卡接口、2个40针扩展接口、2路CAN总线接口、2路RS485接口、1个MIPI摄像头接口等等。满足用户各种高速数据交换，数据存储，视频传输处理，深度学习，人工智能以及工业控制的要求，是一款"专业级“的ZYNQ开发平台。为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事MPSoCs开发的学生、工程师等群体。

图片展示了一块AXU3EGB开发板的正面视图，板上印有ALINX的标志。开发板上集成了多种接口，包括M.2 SSD固态硬盘接口、DP接口、USB3.0接口、千兆以太网接口、UART串口接口、SD卡接口、40针扩展接口、CAN总线接口、RS485接口和MIPI摄像头接口。这些接口为用户提供了丰富的扩展能力，满足高速数据交换、数据存储、视频传输处理、深度学习、人工智能以及工业控制等需求。图片中的开发板设计紧凑，布局合理，为用户提供了全面的接口选择，符合“专业级”ZYNQ开发平台的要求。

图0-1-1 AXU3EGB开发板

一、开发板简介 ​

在这里，对这款AXU3EGB MPSoCs开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由ZU3EG + 5个DDR4 + eMMC +1个 QSPI FLASH的最小系统构成。ZU3EG采用AMD公司的Zynq UltraScale+ MPSoCs EG系列的芯片，型号为XCZU3EG-1SFVC784I。ZU3EG芯片可分成处理器系统部分Processor System（PS）和可编程逻辑部分Programmable Logic（PL）。在ZU3EG芯片的PS端和PL端分别挂了4片和1片DDR4，每片DDR4容量高达1G字节，使得ARM系统和FPGA系统能独立处理和存储的数据的功能。PS端的32GB eMMC FLASH存储芯片和1片256Mb的QSPI FLASH用来静态存储MPSoCs的操作系统、文件系统及用户数据。

底板为核心板扩展了丰富的外围接口，其中包含1路M.2接口、1路DP接口、4路USB3.0接口、2路千兆以太网接口、2路UART串口接口、1路SD卡接口、2个40针扩展接口、2路CAN总线接口，2路RS485接口，1路MIPI接口和一些按键LED。

下图为整个开发系统的结构示意图：

图片展示了AXU3EGB开发板的结构示意图，核心板位于图的中心，周围连接着各种外围接口。这些接口包括USB3.0接口、千兆以太网接口、UART串口接口、SD卡接口、40针扩展接口、CAN总线接口、RS485接口、MIPI接口以及一些按键和LED。通过这张图，我们可以清晰地看到开发板所包含的丰富接口和功能。

图1-1-1 AXU3EGB结构示意图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

  • ZU3EG核心板

由ZU3EG+4GB DDR4（PS）+1GB DDR4（PL）+32GB eMMC FLASH + 256Mb QSPI FLASH组成，另外有2个晶振提供时钟，一个单端33.3333MHz晶振提供给PS系统，一个差分200MHz晶振提供给PL逻辑DDR参考时钟。

  • M.2接口

1路PCIEx1标准的M.2接口，用于连接M.2的SSD固态硬盘，通信速度高达6Gbps。

  • DP输出接口

1路标准的Display Port输出显示接口，用于视频图像的显示。最高支持4K@30Hz或者1080P@60Hz输出。

  • USB3.0接口

4路USB3.0 HOST接口，USB接口类型为TYPE A。用于连接外部的USB外设，比如连接鼠标，键盘，U盘等等。

  • 千兆以太网接口

2路10/100M/1000M以太网RJ45接口，PS和PL各1路。用于和电脑或其它网络设备进行以太网数据交换。

  • USB Uart接口

2路Uart转USB接口，PS和PL各1路。用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

  • Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

  • 40针扩展口

2个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

  • CAN通信接口

2路CAN总线接口，选用TI公司的SN65HVD232芯片，接口采用4Pin的绿色接线端子。

  • 485通信接口

2路485通信接口，选用MAXIM公司的MAX3485芯片。接口采用6Pin的绿色接线端子。

  • MIPI接口

2个LANE的MIPI摄像头输入接口，用于连接MIPI摄像头模块（AN5641）。

  • JTAG调试口

1个10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试，用户可以通过AMD下载器对ZU3EG系统进行调试和下载。

  • 温湿度传感器

板载1片温湿度传感器芯片LM75，用于检测板子周围环境的温度和湿度。

  • EEPROM

1片IIC接口的EEPROM 24LC04;

  • RTC实时时钟

1路内置的RTC实时时钟；

  • LED灯

5个发光二极管LED, 核心板上2个，底板上3个。核心板上1个电源指示灯和1个DONE配置指示灯,。底板上有1个电源指示灯，2个用户指示灯。

  • 按键

3个按键，1个复位按键， 2个用户按键。

二、ACU3EG核心板 ​

简介 ​

ACU3EG(核心板型号，下同)核心板，ZYNQ芯片是基于AMD公司的Zynq UltraScale+ MPSoCs EG系列的XCZU3EG-1SFVC784I。

这款核心板使用了5片Micron的DDR4芯片MT40A512M16GE,其中PS端挂载4片DDR4，组成64位数据总线带宽和4GB的容量。PL端挂载1片，为16位的数据总线宽度和1GB的容量。PS端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，PL端的DDR4 SDRAM的最高运行速度可达1066MHz(数据速率2132Mbps)。另外核心板上也集成了1片256MBit大小的QSPI FLASH和32GB大小的eMMC FLASH芯片，用于启动存储配置和系统文件。

为了和底板连接，这款核心板的4个板对板连接器扩展出了PS端的USB2.0接口，千兆以太网接口，SD卡接口及其它剩余的MIO口；也扩展出了4对PS MGT高速收发器接口；以及PL端的几乎所有IO口（HP I/O：96个，HD I/O：84个），XCZU3EG芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为80*60（mm），对于二次开发来说，非常适合。

图片展示了一块ACU3EG核心板的正面图。核心板上有一个XILINX ZYNQ UltraScale+ XCZU3EG芯片，周围分布着多个电子元件，包括SD卡接口、USB2.0接口、千兆以太网接口和MIO口等。核心板尺寸为80*60（mm），设计紧凑，适合二次开发。图片在文档中用于说明ACU3EG核心板的功能和特点，帮助读者理解其与底板的连接方式及其提供的接口资源。

图2-1-1 ACU3EG核心板正面图

ZYNQ芯片 ​

开发板使用的是AMD公司的Zynq UltraScale+ MPSoCs EG系列的系列的芯片，型号为XCZU3EG-1SFVC784I。ZU3EG芯片的PS系统集成了4个ARM Cortex™-A53处理器，速度高达1.2Ghz，支持2级Cache; 另外还包含2个Cortex-R5处理器，速度高达500Mhz。

ZU3EG芯片支持32位或者64位的DDR4，LPDDR4，DDR3,DDR3L, LPDDR3存储芯片，在PS端带有丰富的高速接口如PCIE Gen2, USB3.0, SATA 3.1, DisplayPort；同时另外也支持USB2.0，千兆以太网，SD/SDIO，I2C，CAN，UART，GPIO等接口。PL端内部含有丰富的可编程逻辑单元，DSP和内部RAM。ZU3EG芯片的总体框图如图2-2-1所示

图片展示了ZYNQ ZU3EG芯片的总体框图，分为Processing System和Programmable Logic两大部分。Processing System包括ARM Cortex-A53和ARM Cortex-R5处理器，以及内存、系统功能、高速连接和一般连接等模块。Programmable Logic部分则包含存储与信号处理、系统监控、通用目的I/O和高性能HP I/O等模块。该图在文档中用于直观展示ZYNQ ZU3EG芯片的内部结构和功能模块，帮助读者更好地理解芯片的硬件配置和工作原理。

图2-2-1 ZYNQ ZU3EG芯片的总体框图

其中PS系统部分的主要参数如下：

  • ARM 四核Cortex™-A53处理器，速度高达1.2GHz，每个CPU 32KB 1级指令和数据缓存，1MB 2级缓存 2个CPU共享。
  • ARM 双核Cortex-R5处理器，速度高达500MHz，每个CPU 32KB 1级指令和数据缓存，及128K紧耦合内存。
  • 外部存储接口，支持32/64bit DDR4/3/3L、LPDDR4/3接口。
  • 静态存储接口，支持NAND, 2xQuad-SPI FLASH。
  • 高速连接接口，支持PCIe Gen2 x4, 2xUSB3.0, Sata 3.1, DisplayPort, 4x Tri-mode Gigabit Ethernet。
  • 普通连接接口：2xUSB2.0, 2x SD/SDIO, 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO。
  • 电源管理：支持Full/Low/PL/Battery四部分电源的划分。
  • 加密算法：支持RSA, AES和SHA。
  • 系统监控：10位1Mbps的AD采样，用于温度和电压的检测。
  • 其中PL逻辑部分的主要参数如下：
  • 逻辑单元Logic Cells：154K；
  • 触发器(flip-flops) : 141K；
  • 查找表LUTs : 71K；
  • Block RAM：9.4Mb；
  • 时钟管理单元（CMTs）: 3
  • 乘法器18x25MACCs：360

XCZU3EG-1SFVC784I芯片的速度等级为-1，工业级，封装为SFVC784。

DDR4 DRAM ​

ACU3EG核心板上配有5片Micron(美光）的1GB的DDR4芯片,型号为MT40A512M16LY-062E, 其中PS端挂载4片DDR4，组成64位数据总线带宽和4GB的容量。PL端挂载1片，为16位的数据总线宽度和1GB的容量。PS端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，4片DDR4存储系统直接连接到了PS的BANK504的存储器接口上。PL端的DDR4 SDRAM的最高运行速度可达1066MHz(数据速率2133Mbps)，1片DDR4连接到了FPGA的BANK64的接口上。DDR4 SDRAM的具体配置如下表2-3-1所示。

位号芯片型号容量厂家
U12,U14,U15,U16MT40A512M16LY-062E512M x 16bitMicron

表2-3-1 DDR4 SDRAM配置

DDR4的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，保证DDR4的高速稳定的工作。

PS端的DDR4的硬件连接方式如图2-3-1所示:

图片展示了ZYNQ UltraScale+与DDR4 DRAM之间的连接关系。ZYNQ UltraScale+通过BANK 504与DDR4 DRAM（型号MT40A512M16LY-062E）进行数据64位传输，同时通过时钟地址线和控制线进行同步。图片中的U12、U14、U15、U16分别对应DDR4 DRAM的四个芯片。该图在文档中用于说明PS端DDR4 DRAM的硬件连接方式，帮助读者理解DDR4 DRAM在ZYNQ UltraScale+系统中的具体连接和数据传输路径。

图2-3-1 PS端DDR4 DRAM原理图部分

PL端的DDR4 DRAM的硬件连接方式如图2-3-2所示:

图片展示了ZYNQ UltraScale+与DDR4 DRAM之间的硬件连接关系。ZYNQ UltraScale+通过BANK 64与DDR4 DRAM（型号MT40A512M16LY-062E）进行数据传输，数据宽度为16位。同时，时钟、地址线和控制线也连接到DDR4 DRAM。该图在文档中用于说明PS端DDR4 DRAM的硬件连接方式，帮助读者理解DDR4 DRAM在ZYNQ UltraScale+系统中的具体连接和信号传输路径。

图2-3-2 PL端DDR4 DRAM原理图部分

PS端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PS_DDR4_DQS0_PPS_DDR_DQS_P0_504AF21
PS_DDR4_DQS0_NPS_DDR_DQS_N0_504AG21
PS_DDR4_DQS1_PPS_DDR_DQS_P1_504AF23
PS_DDR4_DQS1_NPS_DDR_DQS_N1_504AG23
PS_DDR4_DQS2_PPS_DDR_DQS_P2_504AF25
PS_DDR4_DQS2_NPS_DDR_DQS_N2_504AF26
PS_DDR4_DQS3_PPS_DDR_DQS_P3_504AE27
PS_DDR4_DQS3_NPS_DDR_DQS_N3_504AF27
PS_DDR4_DQS4_PPS_DDR_DQS_P4_504N23
PS_DDR4_DQS4_NPS_DDR_DQS_N4_504M23
PS_DDR4_DQS5_PPS_DDR_DQS_P5_504L23
PS_DDR4_DQS5_NPS_DDR_DQS_N5_504K23
PS_DDR4_DQS6_PPS_DDR_DQS_P6_504N26
PS_DDR4_DQS6_NPS_DDR_DQS_N6_504N27
PS_DDR4_DQS7_PPS_DDR_DQS_P7_504J26
PS_DDR4_DQS7_NPS_DDR_DQS_N7_504J27
PS_DDR4_DQ0PS_DDR_DQ0_504AD21
PS_DDR4_DQ1PS_DDR_DQ1_504AE20
PS_DDR4_DQ2PS_DDR_DQ2_504AD20
PS_DDR4_DQ3PS_DDR_DQ3_504AF20
PS_DDR4_DQ4PS_DDR_DQ4_504AH21
PS_DDR4_DQ5PS_DDR_DQ5_504AH20
PS_DDR4_DQ6PS_DDR_DQ6_504AH19
PS_DDR4_DQ7PS_DDR_DQ7_504AG19
PS_DDR4_DQ8PS_DDR_DQ8_504AF22
PS_DDR4_DQ9PS_DDR_DQ9_504AH22
PS_DDR4_DQ10PS_DDR_DQ10_504AE22
PS_DDR4_DQ11PS_DDR_DQ11_504AD22
PS_DDR4_DQ12PS_DDR_DQ12_504AH23
PS_DDR4_DQ13PS_DDR_DQ13_504AH24
PS_DDR4_DQ14PS_DDR_DQ14_504AE24
PS_DDR4_DQ15PS_DDR_DQ15_504AG24
PS_DDR4_DQ16PS_DDR_DQ16_504AC26
PS_DDR4_DQ17PS_DDR_DQ17_504AD26
PS_DDR4_DQ18PS_DDR_DQ18_504AD25
PS_DDR4_DQ19PS_DDR_DQ19_504AD24
PS_DDR4_DQ20PS_DDR_DQ20_504AG26
PS_DDR4_DQ21PS_DDR_DQ21_504AH25
PS_DDR4_DQ22PS_DDR_DQ22_504AH26
PS_DDR4_DQ23PS_DDR_DQ23_504AG25
PS_DDR4_DQ24PS_DDR_DQ24_504AH27
PS_DDR4_DQ25PS_DDR_DQ25_504AH28
PS_DDR4_DQ26PS_DDR_DQ26_504AF28
PS_DDR4_DQ27PS_DDR_DQ27_504AG28
PS_DDR4_DQ28PS_DDR_DQ28_504AC27
PS_DDR4_DQ29PS_DDR_DQ29_504AD27
PS_DDR4_DQ30PS_DDR_DQ30_504AD28
PS_DDR4_DQ31PS_DDR_DQ31_504AC28
PS_DDR4_DQ32PS_DDR_DQ32_504T22
PS_DDR4_DQ33PS_DDR_DQ33_504R22
PS_DDR4_DQ34PS_DDR_DQ34_504P22
PS_DDR4_DQ35PS_DDR_DQ35_504N22
PS_DDR4_DQ36PS_DDR_DQ36_504T23
PS_DDR4_DQ37PS_DDR_DQ37_504P24
PS_DDR4_DQ38PS_DDR_DQ38_504R24
PS_DDR4_DQ39PS_DDR_DQ39_504N24
PS_DDR4_DQ40PS_DDR_DQ40_504H24
PS_DDR4_DQ41PS_DDR_DQ41_504J24
PS_DDR4_DQ42PS_DDR_DQ42_504M24
PS_DDR4_DQ43PS_DDR_DQ43_504K24
PS_DDR4_DQ44PS_DDR_DQ44_504J22
PS_DDR4_DQ45PS_DDR_DQ45_504H22
PS_DDR4_DQ46PS_DDR_DQ46_504K22
PS_DDR4_DQ47PS_DDR_DQ47_504L22
PS_DDR4_DQ48PS_DDR_DQ48_504M25
PS_DDR4_DQ49PS_DDR_DQ49_504M26
PS_DDR4_DQ50PS_DDR_DQ50_504L25
PS_DDR4_DQ51PS_DDR_DQ51_504L26
PS_DDR4_DQ52PS_DDR_DQ52_504K28
PS_DDR4_DQ53PS_DDR_DQ53_504L28
PS_DDR4_DQ54PS_DDR_DQ54_504M28
PS_DDR4_DQ55PS_DDR_DQ55_504N28
PS_DDR4_DQ56PS_DDR_DQ56_504J28
PS_DDR4_DQ57PS_DDR_DQ57_504K27
PS_DDR4_DQ58PS_DDR_DQ58_504H28
PS_DDR4_DQ59PS_DDR_DQ59_504H27
PS_DDR4_DQ60PS_DDR_DQ60_504G26
PS_DDR4_DQ61PS_DDR_DQ61_504G25
PS_DDR4_DQ62PS_DDR_DQ62_504K25
PS_DDR4_DQ63PS_DDR_DQ63_504J25
PS_DDR4_DM0PS_DDR_DM0_504AG20
PS_DDR4_DM1PS_DDR_DM1_504AE23
PS_DDR4_DM2PS_DDR_DM2_504AE25
PS_DDR4_DM3PS_DDR_DM3_504AE28
PS_DDR4_DM4PS_DDR_DM4_504R23
PS_DDR4_DM5PS_DDR_DM5_504H23
PS_DDR4_DM6PS_DDR_DM6_504L27
PS_DDR4_DM7PS_DDR_DM7_504H26
PS_DDR4_A0PS_DDR_A0_504W28
PS_DDR4_A1PS_DDR_A1_504Y28
PS_DDR4_A2PS_DDR_A2_504AB28
PS_DDR4_A3PS_DDR_A3_504AA28
PS_DDR4_A4PS_DDR_A4_504Y27
PS_DDR4_A5PS_DDR_A5_504AA27
PS_DDR4_A6PS_DDR_A6_504Y22
PS_DDR4_A7PS_DDR_A7_504AA23
PS_DDR4_A8PS_DDR_A8_504AA22
PS_DDR4_A9PS_DDR_A9_504AB23
PS_DDR4_A10PS_DDR_A10_504AA25
PS_DDR4_A11PS_DDR_A11_504AA26
PS_DDR4_A12PS_DDR_A12_504AB25
PS_DDR4_A13PS_DDR_A13_504AB26
PS_DDR4_WE_BPS_DDR_A14_504AB24
PS_DDR4_CAS_BPS_DDR_A15_504AC24
PS_DDR4_RAS_BPS_DDR_A16_504AC23
PS_DDR4_ACT_BPS_DDR_ACT_N_504Y23
PS_DDR4_ALERT_BPS_DDR_ALERT_N_504U25
PS_DDR4_BA0PS_DDR_BA0_504V23
PS_DDR4_BA1PS_DDR_BA1_504W22
PS_DDR4_BG0PS_DDR_BG0_504W24
PS_DDR4_CS0_BPS_DDR_CS_N0_504W27
PS_DDR4_ODT0PS_DDR_ODT0_504U28
PS_DDR4_PARITYPS_DDR_PARITY_504V24
PS_DDR4_RESET_BPS_DDR_RST_N_504U23
PS_DDR4_CLK0_PPS_DDR_CK0_P_504W25
PS_DDR4_CLK0_NPS_DDR_CK0_N_504W26
PS_DDR4_CKE0PS_DDR_CKE0_504V28

表2-3-2 PS端DDR4 DRAM引脚分配

PL端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PL_DDR4_DQS0_PIO_L22P_T3U_N6_DBC_AD0P_64AE2
PL_DDR4_DQS0_NIO_L22N_T3U_N7_DBC_AD0N_64AF2
PL_DDR4_DQS1_PIO_L16P_T2U_N6_QBC_AD3P_64AD2
PL_DDR4_DQS1_NIO_L16N_T2U_N7_QBC_AD3N_64AD1
PL_DDR4_DQ0IO_L24N_T3U_N11_64AG1
PL_DDR4_DQ1IO_L24P_T3U_N10_64AF1
PL_DDR4_DQ2IO_L23N_T3U_N9_64AH1
PL_DDR4_DQ3IO_L23P_T3U_N8_64AH2
PL_DDR4_DQ4IO_L21N_T3L_N5_AD8N_64AF3
PL_DDR4_DQ5IO_L21P_T3L_N4_AD8P_64AE3
PL_DDR4_DQ6IO_L20N_T3L_N3_AD1N_64AH3
PL_DDR4_DQ7IO_L20P_T3L_N2_AD1P_64AG3
PL_DDR4_DQ8IO_L18N_T2U_N11_AD2N_64AC1
PL_DDR4_DQ9IO_L18P_T2U_N10_AD2P_64AB1
PL_DDR4_DQ10IO_L17N_T2U_N9_AD10N_64AC2
PL_DDR4_DQ11IO_L17P_T2U_N8_AD10P_64AB2
PL_DDR4_DQ12IO_L15N_T2L_N5_AD11N_64AB3
PL_DDR4_DQ13IO_L15P_T2L_N4_AD11P_64AB4
PL_DDR4_DQ14IO_L14N_T2L_N3_GC_64AC3
PL_DDR4_DQ15IO_L14P_T2L_N2_GC_64AC4
PL_DDR4_DM0IO_L19P_T3L_N0_DBC_AD9P_64AG4
PL_DDR4_DM1IO_L13P_T2L_N0_GC_QBC_64AD5
PL_DDR4_A0IO_L8N_T1L_N3_AD5N_64AG8
PL_DDR4_A1IO_L3P_T0L_N4_AD15P_64AB8
PL_DDR4_A2IO_L8P_T1L_N2_AD5P_64AF8
PL_DDR4_A3IO_L3N_T0L_N5_AD15N_64AC8
PL_DDR4_A4IO_L11P_T1U_N8_GC_64AF7
PL_DDR4_A5IO_L4P_T0U_N6_DBC_AD7P_64AD7
PL_DDR4_A6IO_L9N_T1L_N5_AD12N_64AH7
PL_DDR4_A7IO_L2P_T0L_N2_64AE9
PL_DDR4_A8IO_L9P_T1L_N4_AD12P_64AH8
PL_DDR4_A9IO_L1P_T0L_N0_DBC_64AC9
PL_DDR4_A10IO_L4N_T0U_N7_DBC_AD7N_64AE7
PL_DDR4_A11IO_L7N_T1L_N1_QBC_AD13N_64AH9
PL_DDR4_A12IO_L6N_T0U_N11_AD6N_64AC6
PL_DDR4_A13IO_L1N_T0L_N1_DBC_64AD9
PL_DDR4_BA0IO_T1U_N12_64AH6
PL_DDR4_BA1IO_L5N_T0U_N9_AD14N_64AC7
PL_DDR4_RAS_BIO_T2U_N12_64AB5
PL_DDR4_CAS_BIO_L5P_T0U_N8_AD14P_64AB7
PL_DDR4_WE_BIO_L11N_T1U_N9_GC_64AF6
PL_DDR4_ACT_BIO_L13N_T2L_N1_GC_QBC_64AD4
PL_DDR4_CS_BIO_L6P_T0U_N10_AD6P_64AB6
PL_DDR4_BG0IO_L2N_T0L_N3_64AE8
PL_DDR4_RSTIO_L7P_T1L_N0_QBC_AD13P_64AG9
PL_DDR4_CLK_NIO_L10N_T1U_N7_QBC_AD4N_64AG5
PL_DDR4_CLK_PIO_L10P_T1U_N6_QBC_AD4P_64AG6
PL_DDR4_CKEIO_T3U_N12_64AE4
PL_DDR4_OTDIO_L19N_T3L_N1_DBC_AD9N_64AH4

表2-3-3 PL端DDR4 DRAM引脚分配

QSPI Flash ​

ACU3EG核心板配有1片256MBit大小的Quad-SPI FLASH芯片组成8位带宽数据总线，FLASH型号为MT25QU256ABA1EW9，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括FPGA的bit文件、ARM的应用程序代码以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。
位号芯片类型容量厂家
U5MT25QU256ABA1EW9256M bitWinbond

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。为图4-1为QSPI Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+与QSPI Flash（MT25QU256）之间的连接示意图。ZYNQ UltraScale+通过QSPI0_CS、QSPI0_SCK和QSPI0_D0~QSPI0_D3与QSPI Flash进行通信。图中U1代表ZYNQ UltraScale+，U5代表QSPI Flash。该图在文档中用于说明QSPI Flash的连接方式，帮助读者理解配置芯片引脚分配时的信号连接关系。

图2-4-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MIO0_QSPI0_SCLKPS_MIO0_500AG15
MIO1_QSPI0_IO1PS_MIO1_500AG16
MIO2_QSPI0_IO2PS_MIO2_500AF15
MIO3_QSPI0_IO3PS_MIO3_500AH15
MIO4_QSPI0_IO0PS_MIO4_500AH16
MIO5_QSPI0_SS_BPS_MIO5_500AD16

表2-4-2 QSPI Flash引脚分配

eMMC Flash ​

ACU3EG核心板配有一片大容量的32GB大小的eMMC FLASH芯片，型号为MTFC32GAKAJCN-4M，它支持JEDEC e-MMC V5.0标准的HS-MMC接口，电平支持1.8V或者3.3V。eMMC FLASH和ZYNQ连接的数据宽度为8bit。由于eMMC FLASH的大容量和非易失特性，在ZYNQ系统使用中，它可以作为系统大容量的存储设备，比如存储ARM的应用程序、系统文件以及其它的用户数据文件。eMMC FLASH的具体型号和相关参数见表2-5-1。

位号芯片类型容量厂家
U19MTFC32GAKAJCN-4M32G ByteMicron

表2-5-1 eMMC Flash的型号和参数

eMMC FLASH连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。为图2-5-1为eMMC Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+与eMMC Flash之间的连接示意图。ZYNQ UltraScale+的BANK500的GPIO口通过MMC_CCLK、MMC_CMD和MMC_DAT0~MMC_DAT7分别连接到eMMC Flash的相应引脚。该图在上下文中用于说明eMMC Flash连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口，并在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。

图2-5-1 eMMC Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MMC_DAT0PS_MIO13_500AH18
MMC_DAT1PS_MIO14_500AG18
MMC_DAT2PS_MIO15_500AE18
MMC_DAT3PS_MIO16_500AF18
MMC_DAT4PS_MIO17_500AC18
MMC_DAT5PS_MIO18_500AC19
MMC_DAT6PS_MIO19_500AE19
MMC_DAT7PS_MIO20_500AD19
MMC_CMDPS_MIO21_500AC21
MMC_CCLKPS_MIO22_500AB20
MMC_RSTNPS_MIO23_500AB18

表2-5-1 eMMC Flash引脚分配

时钟配置 ​

核心板上分别为PS系统, PL逻辑部分提供了参考时钟和RTC实时时钟，使PS系统和PL逻辑可以单独工作。时钟电路设计的示意图如下图2-6-1所示：

图片内容展示了一个ZYNQ UltraScale+核心板的时钟配置示意图。图中包括了无源晶振Y2（32.768KHz）、单端时钟X1（33.333MHz）和差分时钟G1（200MHz）的连接。这些时钟信号分别连接到ZYNQ芯片的BANK503和BANK64的相应管脚。该图在文档中用于说明核心板时钟源的配置，帮助读者理解时钟电路的设计。

图 2-6-1 核心板时钟源

PS系统RTC实时时钟

核心板上的无源晶体Y2为PS系统的提供32.768KHz的实时时钟源。晶体连接到ZYNQ芯片的BANK503的PS_PADI_503和PS_PADO_503的管脚上。其原理图如图2-6-2所示：

图片内容：该图展示了RTC的无源晶振电路，包括PS_PADI_503和PS_PAD0_503两个引脚，分别连接到N17和N18。电路中还包含一个32.768KHz的晶振Y2，以及两个22pF的电容C24和C25，用于稳定晶振的工作频率。此外，电路中还包含一个1.7MΩ的电阻R14，用于限制晶振的电流。 图片作用：该图是文档中描述的RTC无源晶振电路原理图，用于说明核心板上的时钟配置。通过该图，读者可以直观地了解RTC晶振的连接方式和相关元件的作用，从而更好地理解时钟配置的原理。

图2-6-2 RTC的无源晶振

时钟引脚分配：

信号名称引脚
PS_PADI_503N17
PS_PADO_503N18

表2-6-1 RTC引脚分配

PS系统时钟源

核心板上的X1晶振为PS部分提供33.333MHz的时钟输入。时钟的输入连接到ZYNQ芯片的BANK503的PS_REF_CLK_503的管脚上。其原理图如图2-6-3所示：

图片内容：该图展示了一个有源晶振的原理图，其中X1为晶振，其引脚1连接到VCC_3V3电源，引脚2连接到GND地，引脚3连接到PS_CLK信号，引脚4连接到VDD电源。R15为33R电阻，C28为0.1uF电容。该图用于说明PS部分的有源晶振的连接方式。 图片作用：该图在文档中用于解释时钟配置部分，具体展示了PS部分的有源晶振的连接方式，帮助读者理解时钟输入连接到ZYNQ芯片的PS_REF_CLK_503管脚上的原理。

图2-6-3 PS部分的有源晶振

时钟引脚分配：

信号名称引脚
PS_CLKR16

表2-6-2 PS时钟引脚分配

PL系统时钟源

板上提供了一个差分200MHz的PL系统时钟源，用于DDR4控制器的参考时钟。晶振输出连接到PL BANK64的全局时钟(MRCC)，这个全局时钟可以用来驱动FPGA内的DDR4控制器和用户逻辑电路。该时钟源的原理图如图2-6-4所示

图片内容：该电路图展示了PL系统时钟源的原理图，包括一个200MHz的晶振，通过R179电阻连接到G1芯片的时钟输入端。G1芯片内部包含一个PLL锁相环，用于将输入时钟信号调整为所需的频率。电路中还包含多个电容（C373、C374、C375、C376、C377）和电感（L16），用于滤波和稳定时钟信号。此外，电路中还连接了PL_CLK0_P和PL_CLK0_N两个时钟引脚，分别通过R180和R181电阻连接到PLD控制器的时钟输入端。 图片作用：该电路图在文档中用于说明PL系统时钟源的原理，帮助读者理解晶振输出如何通过PLL锁相环调整为所需的频率，并最终驱动FPGA内的DDR4控制器和用户逻辑电路。

图 2-6-4 PL系统时钟源

PL时钟引脚分配：

信号名称引脚
PL_CLK0_PAE5
PL_CLK0_NAF5

表2-6-3 PL时钟引脚分配

LED 灯 ​

ACU3EG核心板上有1个红色电源指示灯(PWR)，1个是配置LED灯(DONE)。当核心板供电后，电源指示灯会亮起；当FPGA 配置程序后，配置LED灯会亮起。LED灯硬件连接的示意图如图2-7-1所示：

图片内容：该图展示了ZYNQ UltraScale+芯片的BANK503部分与外部电路的连接关系。芯片的BANK503通过一个电阻连接到一个二极管D2，D2的另一端连接到1.8V电源。此外，图中还显示了电源指示灯D21和3.3V电源的连接。 图片作用：这张图在文档中用于说明ZYNQ UltraScale+芯片BANK503部分的电源连接方式，以及与外部电路的接口关系，帮助读者理解芯片供电和信号传输的具体配置。

图2-7-1 核心板LED灯硬件连接示意图

电源 ​

ACU3EG核心板供电电压为+12V，通过连接底板给核心板供电。核心板上通过一个PMIC芯片TPS6508641产生XCZU3EG芯片所需要的所有电源，TPS6508641电源设计请参考电源芯片手册，设计框图如下：

图片内容：该图展示了TPS6508641电源管理芯片的电源设计框图，包括多个电压输出模块（BUCK1至BUCK6）和相应的电压调节电路。芯片内部还连接了Xilinx Zynq UltraScale+ ZU2CG-ZU9EG核心板，以及DDR内存和外设模块。电源设计框图清晰地标注了各电压输出的范围和用途，如VCCINT、VCCAUX、VCCIO等。 图片作用：此图在文档中用于解释ACU3EG核心板的电源设计，具体展示了TPS6508641芯片如何产生XCZU3EG芯片所需的多种电源，为后续的硬件连接示意图提供基础信息。

图2-8-1 TPS6508641电源设计框图

另外XCZU3EG芯片的BANK65，BANK66的VCCIO电源是由底板提供，方便用户修改，但供电最高不能超过1.8V。

结构图 ​

图片展示了一块电路板的正面图，图中标注了多个关键尺寸，如80mm、70mm、50mm、60mm和Φ=3.175mm。电路板上有一个大矩形区域，可能是XCZU3EG芯片的封装区域，周围分布着多个其他电子元件和连接器。图片在文档中用于展示AXU3EGB开发板的结构图，帮助读者理解开发板的整体布局和关键组件的位置。

图2-9-1 正面图（Top View）

连接器管脚定义 ​

核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J29~J32）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。其中J29连接BANK65,BANK66的IO，J30连接BANK25,BANK26，BANK66的IO和BANK505 MGT的收发器信号, J31连接BANK24,BANK44的IO，J32连接PS的MIO，VCCO_65，VCCO_66和+12V电源。

其中BANK43~46的IO的电平标准为3.3V，BANK65,66的电平标准由底板的VCCO_65，VCCO_66电源决定，但不能超过+1.8V；MIO的电平标准也为1.8V。

J29连接器的引脚分配

J29管脚信号名称引脚号J29管脚信号名称引脚号
1B65_L2_NV92B65_L22_PK8
3B65_L2_PU94B65_L22_NK7
5GND-6GND-
7B65_L4_NT88B65_L20_PJ6
9B65_L4_PR810B65_L20_NH6
11GND-12GND-
13B65_L1_NY814B65_L6_NT6
15B65_L1_PW816B65_L6_PR6
17GND-18GND-
19B65_L7_PL120B65_L17_PN9
21B65_L7_NK122B65_L17_NN8
23GND-24GND-
25B65_L15_PN726B65_L9_PK2
27B65_L15_NN628B65_L9_NJ2
29GND-30GND-
31B65_L16_PP732B65_L3_NV8
33B65_L16_NP634B65_L3_PU8
35GND-36GND-
37B65_L14_PM638B65_L19_PJ5
39B65_L14_NL540B65_L19_NJ4
41GND-42GND-
43B65_L5_NT744B65_L18_PM8
45B65_L5_PR746B65_L18_NL8
47GND-48GND-
49B65_L11_NK350B65_L8_PJ1
51B65_L11_PK452B65_L8_NH1
53GND-54GND-
55B65_L10_NH356B65_L24_NH8
57B65_L10_PH458B65_L24_PH9
59GND-60GND-
61B66_L3_PF262B65_L12_PL3
63B66_L3_NE264B65_L12_NL2
65GND-66GND-
67B66_L1_PG168B65_L13_NL6
69B66_L1_NF170B65_L13_PL7
71GND-72GND-
73B66_L6_PG574B65_L21_PJ7
75B66_L6_NF576B65_L21_NH7
77GND-78GND-
79B66_L16_PG880B65_L23_PK9
81B66_L16_NF782B65_L23_NJ9
83GND-84GND-
85B66_L15_PG686B66_L5_NE3
87B66_L15_NF688B66_L5_PE4
89GND-90GND-
91B66_L4_PG392B66_L2_PE1
93B66_L4_NF394B66_L2_ND1
95GND-96GND-
97B66_L11_PD498B66_L20_PC6
99B66_L11_NC4100B66_L20_NB6
101GND-102GND-
103B66_L12_PC3104B66_L7_PC1
105B66_L12_NC2106B66_L7_NB1
107GND-108GND-
109B66_L13_ND6110B66_L10_PB4
111B66_L13_PD7112B66_L10_NA4
113GND-114GND-
115B66_L8_NA1116B66_L9_PB3
117B66_L8_PA2118B66_L9_NA3
119GND-120GND-

表2-10-1 J29连接器的引脚分配

J30连接器的引脚分配

J30管脚信号名称引脚号J30管脚信号名称引脚号
1B66_L14_PE52FPGA_TDIR18
3B66_L14_ND54FPGA_TCKR19
5GND-6GND-
7B66_L22_PC88FPGA_TDOT21
9B66_L22_NB810FPGA_TMSN21
11GND-12GND-
13B66_L19_NA514B66_L21_NA6
15B66_L19_PB516B66_L21_PA7
17GND-18GND-
19B66_L24_PC920B66_L17_PF8
21B66_L24_NB922B66_L17_NE8
23GND-24GND-
25B66_L23_NA826B45_L9_PC11
27B66_L23_PA928B45_L9_NB10
29GND-30GND-
31B45_L5_NF1032B45_L10_PB11
33B45_L5_PG1134B45_L10_NA10
35GND-36GND-
37B66_L18_ND938B45_L12_PD12
39B66_L18_PE940B45_L12_NC12
41GND-42GND-
43B45_L4_NH1244B45_L11_PA12
45B45_L4_PJ1246B45_L11_NA11
47GND-48GND-
49B46_L11_PK1450B45_L6_NF11
51B46_L11_NJ1452B45_L6_PF12
53GND-54GND-
55B46_L10_NH1356B46_L6_NE13
57B46_L10_PH1458B46_L6_PE14
59GND-60GND-
61B46_L7_NF1362B46_L3_NA13
63B46_L7_PG1364B46_L3_PB13
65GND-66GND-
67B46_L9_NG1468B46_L2_NA14
69B46_L9_PG1570B46_L2_PB14
71GND-72GND-
73B46_L5_ND1474B46_L4_NC13
79B46_L5_PD1576B46_L4_PC14
77GND-78GND-
79B46_L1_PB1580B46_L12_PL14
81B46_L1_NA1582B46_L12_NL13
83GND-84GND-
85505_CLK2_PC2186505_CLK1_PE21
87505_CLK2_NC2288505_CLK1_NE22
89GND-90GND-
91505_CLK0_PF2392505_CLK3_PA21
93505_CLK0_NF2494505_CLK3_NA22
95GND-96GND-
97505_TX0_PE2598505_TX3_PB23
99505_TX0_NE26100505_TX3_NB24
101GND-102GND-
103505_RX0_PF27104505_RX3_PA25
105505_RX0_NF28106505_RX3_NA26
107GND-108GND-
109505_TX1_PD23110505_TX2_PC25
111505_TX1_ND24112505_TX2_NC26
113GND-114GND-
115505_RX1_PD27116505_RX2_PB27
117505_RX1_ND28118505_RX2_NB28
119GND-120GND-

表2-10-2 J30连接器的引脚分配

J31连接器的引脚分配

J31管脚信号名称引脚号J31管脚信号名称引脚号
1B44_L10_PY142B44_L7_PAA13
3B44_L10_NY134B44_L7_NAB13
5GND-6GND-
7B44_L6_PAC148B43_L6_PAC12
9B44_L6_NAC1310B43_L6_NAD12
11GND-12GND-
13B44_L5_PAD1514B43_L7_PAD11
15B44_L5_NAD1416B43_L7_NAD10
17GND-18GND-
19B44_L1_PAE1520B43_L8_NAC11
21B44_L1_NAE1422B43_L8_PAB11
23GND-24GND-
25B44_L12_PY1226B44_L2_PAG14
27B44_L12_NAA1228B44_L2_NAH14
29GND-30GND-
31B44_L3_PAG1332--
33B44_L3_NAH1334--
35GND-36GND-
37B43_L12_NAB938B43_L9_PAA11
39B43_L12_PAB1040B43_L9_NAA10
41GND-42GND-
43B43_L10_NY1044B43_L3_PAH12
45B43_L10_PW1046B43_L3_NAH11
47GND-48GND-
49B44_L11_NW1150B43_L1_NAH10
51B44_L11_PW1252B43_L1_PAG10
53GND-54GND-
55B44_L9_NW1356B44_L4_PAE13
57B44_L9_PW1458B44_L4_NAF13
59GND-60GND-
61B44_L8_PAB1562B43_L5_PAE12
63B44_L8_NAB1464B43_L5_NAF12
65GND-66GND-
67B43_L2_NAG1168B43_L4_PAE10
69B43_L2_PAF1170B43_L4_NAF10
71GND-72GND-
73VBAT_IN-74B43_L11_PY9
75MR-76B43_L11_NAA8
77GND-78GND-
79--80PS_POR_BP16
81--82--
83GND-84GND-
86--86--
87-88--
89GND-90GND-
91224_CLK0_PY692224_CLK1_PV6
93224_CLK0_NY594224_CLK1_NV5
95GND-96GND-
97224_TX3_NN398224_RX3_NP1
99224_TX3_PN4100224_RX3_PP2
101GND-102GND
103224_TX2_NR3104224_RX2_NT1
105224_TX2_PR4106224_RX2_PT2
107GND108GND
109224_TX1_NU3110224_RX1_NV1
111224_TX1_PU4112224_RX1_PV2
113GND-114GND-
115224_TX0_NW3116224_RX0_NY1
117224_TX0_PW4118224_RX0_PY2
119GND-120GND-

表2-10-3 J31连接器的引脚分配

J32连接器的引脚分配

J32管脚信号名称引脚号J32管脚信号名称引脚号
1PS_MIO35H172PS_MIO30F16
3PS_MIO29G164PS_MIO31H16
5GND--GND-
7--8PS_MIO58F18
9--10PS_MIO53D16
11GND-12GND-
13PS_MODE0P1914PS_MIO52G18
15PS_MODE1P2016PS_MIO55B16
17GND-18GND-
19PS_MODE2R2020PS_MIO56C16
21PS_MODE3T2022PS_MIO57A16
23GND-24GND-
25PS_MIO36K1726PS_MIO54F17
27PS_MIO37J1728PS_MIO27J15
29GND-30GND-
31--32PS_MIO28K15
33PS_MIO77F2034PS_MIO59E17
35GND-36GND-
37PS_MIO76B2038PS_MIO60C17
39--40PS_MIO61D17
41GND-42GND-
43PS_MIO39H1944PS_MIO62A17
45PS_MIO38H1846PS_MIO63E18
47GND-48GND-
49--50PS_MIO65A18
51PS_MIO40K1852PS_MIO66G19
53GND-54GND-
55PS_MIO44J2056PS_MIO67B18
57PS_MIO45K2058PS_MIO68C18
59GND-60GND-
61PS_MIO47H2162PS_MIO64E19
63PS_MIO48J2164PS_MIO69D19
65GND-66GND-
67PS_MIO41J1968PS_MIO74D20
69PS_MIO32J1670PS_MIO73G21
71GND-72GND-
73PS_MIO46L2074PS_MIO72G20
75PS_MIO50M1976PS_MIO71B19
77GND-78GND-
79PS_MIO49M1880PS_MIO75A19
81PS_MIO34L1782PS_MIO70C19
83GND-84GND-
85PS_MIO26L1586PS_MIO43K19
87PS_MIO24AB1988PS_MIO51L21
89GND-90GND-
91PS_MIO25AB2192PS_MIO42L18
93--94PS_MIO33L16
95GND-96GND-
97--98--
99VCCO_65-100VCCO_66-
101VCCO_65-102VCCO_66-
103VCCO_65-104VCCO_66-
105GND-106GND-
107+12V-108+12V-
109+12V-110+12V-
111+12V-112+12V-
113+12V-114+12V-
115+12V-116+12V-
117+12V-118+12V-
119+12V-120+12V-

表2-10-4 J32连接器的引脚分配

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • 1路M.2接口
  • 1路DP输出接口
  • 4路USB3.0接口
  • 2路千兆以太网接口
  • 2路USB Uart接口
  • 1路Micro SD卡座
  • 1路MIPI摄像头接口
  • 2个40针扩展口
  • 2路CAN通信接口
  • 2路485通信接口
  • JTAG调试口
  • 1路温度传感器
  • 1路EEPROM
  • 1路RTC实时时钟；
  • 3个LED灯
  • 3个按键

M.2接口 ​

AXU3EGB开发板配备了一个PCIE x1标准的M.2接口，用于连接M.2的SSD固态硬盘，通信速度高达6Gbps。M.2接口使用M key插槽，只支持PCI-E, 不支持SATA，用户选择SSD固态硬盘的时候需要选择PCIE类型的SSD固态硬盘。

PCIE信号直接跟ZU3EG的BANK505 PS MGT收发器相连接，1路TX信号和RX信号都是以差分信号方式连接到MGT的LANE0。PCIE的时钟有Si5332芯片提供，频率为100Mhz, M.2电路设计的示意图如下图3-2-1所示:

图片展示了一个M.2接口设计示意图，其中ZYNQ UltraScale+芯片通过Si5332芯片提供PCIE时钟，频率为100MHz。PCIE数据发送和接收信号通过PCIE_TX_P、PCIE_TX_N、PCIE_RX_P和PCIE_RX_N引脚进行传输，而PCIE参考时钟信号通过505_PCIE_REFCLK_P和505_PCIE_REFCLK_N引脚提供。PCIE复位信号通过PCIE_RSTn_MIO37引脚进行控制。该图详细说明了M.2接口的信号分配和连接关系，为后续的电路设计提供了清晰的参考。

图3-2-1 M.2接口设计示意图

M.2接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
PCIE_TX_P505_TX0_PE25PCIE数据发送正
PCIE _TX_N505_TX0_NE26PCIE数据发送负
PCIE _RX_P505_RX0_PF27PCIE数据接收正
PCIE _RX_N505_RX0_NF28PCIE数据接收负
505_PCIE_REFCLK_P505_CLK0_PF23PCIE参考时钟正
505_PCIE_REFCLK_N505_CLK0_NF24PCIE参考时钟负
PCIE_RSTn_MIO37PS_MIO37_501J17PCIE复位信号

表3-2-1 M.2接口引脚分配

DP显示接口 ​

AXU3EGB开发板带有1路标准的DisplayPort输出显示接口，用于视频图像的显示。接口支持VESA DisplayPort V1.2a 输出标准，最高支持4K x 2K@30Fps输出，支持Y-only, YCbCr444, YCbCr422, YCbCr420和RGB视频格式，每种颜色支持6, 8, 10, 或者12位。

DisplayPort数据传输通道直接用ZU3EG的BANK505 PS MGT驱动输出，MGT的LANE2和LANE3 TX信号以差分信号方式连接到DP连接器。DisplayPort辅助通道连接到PS的MIO管脚上。DP输出接口设计的示意图如下图3-3-1所示:

图片展示了ZYNQ UltraScale+的DisplayPort接口设计示意图。图中，ZYNQ UltraScale+的BANK505 MGT驱动输出DisplayPort数据传输通道，通过GT0_DP_TX_P和GT0_DP_TX_N等信号连接到DP连接器。同时，辅助通道连接到PS的MIO管脚上。图片在文档中用于说明DisplayPort接口的硬件连接和信号传输方式，帮助读者理解接口设计的具体实现。

图3-3-1 DP接口设计示意图

DisplayPort接口ZYNQ引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
GT0_DP_TX_P505_TX3_PB23DP数据低位发送正
GT0_DP_TX_N505_TX3_NB24DP数据低位发送负
GT1_DP_TX_P505_TX2_PC25DP数据高位发送正
GT1_DP_TX_N505_TX2_NC26DP数据高位发送负
505_CLK1_P505_CLK2_PC21DP参考时钟正
505_CLK1_N505_CLK2_NC22DP参考时钟负
DP_AUX_OUTPS_MIO27J15DP辅助数据输出
DP_AUX_INPS_MIO30F16DP辅助数据输入
DP_OEPS_MIO29G16DP辅助数据输出使能
DP_HPDPS_MIO28K15DP插入信号检测

表3-3-1 DP接口引脚分配

USB3.0接口 ​

AXU3EGB扩展板上有4个USB3.0接口，支持HOST工作模式，数据传输速度高达5.0Gb/s。USB3.0通过PIPE3接口连接，USB2.0通过ULPI接口连接外部的USB3320C芯片，实现高速的USB3.0和USB2.0的数据通信。

USB接口为扁型USB接口(USB Type A)，方便用户同时连接不同的USB Slave外设(比如USB鼠标，键盘或U盘）。USB3.0连接的示意图如3-4-1所示：

图片展示了AXU3EGB扩展板上USB3.0接口的电路连接图。图中，USB3.0接口通过PIPE3接口连接到USB320C芯片（U5），实现USB3.0数据传输。USB3.0接口通过USB_PHY（USB320C）与GL3523T USB3.0 HUB（U69）连接，支持高速数据通信。此外，USB接口为扁型USB接口，方便用户连接不同的USB Slave外设。图片在上下文中起到直观展示USB3.0接口连接关系的作用，帮助用户理解USB3.0接口的具体实现方式。

图3-4-1 USB3.0接口示意图

USB接口引脚分配：

信号名称引脚名引脚号备注
USB_SSTXP505_TX1_PD23USB3.0数据发送正
USB_SSTXN505_TX1_ND24USB3.0数据发送负
USB_SSRXP505_RX1_PD27USB3.0数据接收正
USB_SSRXN505_RX1_ND28USB3.0数据接收负
USB_DATA0PS_MIO56C16USB2.0数据Bit0
USB_DATA1PS_MIO57A16USB2.0数据Bit1
USB_DATA2PS_MIO54F17USB2.0数据Bit2
USB_DATA3PS_MIO59E17USB2.0数据Bit3
USB_DATA4PS_MIO60C17USB2.0数据Bit4
USB_DATA5PS_MIO61D17USB2.0数据Bit5
USB_DATA6PS_MIO62A17USB2.0数据Bit6
USB_DATA7PS_MIO63E18USB2.0数据Bit7
USB_STPPS_MIO58F18USB2.0停止信号
USB_DIRPS_MIO53D16USB2.0数据方向信号
USB_CLKPS_MIO52G18USB2.0时钟信号
USB_NXTPS_MIO55B16USB2.0下一数据信号
USB_RESET_NPS_MIO31H16USB2.0复位信号

表3-4-1 USB3.0接口引脚分配

千兆以太网接口 ​

AXU3EGB扩展板上有2路千兆以太网接口，1路连接到PS端，另1路连接到PL端。以太网芯片采用景略半导体的工业级以太网GPHY芯片（JL2121-N040I）为用户提供网络通信服务。PS端的以太网PHY芯片是连接到ZYNQ的PS端BANK502的MIO接口上。PL端的以太网PHY芯片是连接到BANK66 的IO上。JL2121芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟MPSOC系统的MAC层进行数据通信。JL2121D支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

JL2121上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-5-1描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
RXD3_ADR0
RXC_ADR1
RXCTL_ADR2		MDIO/MDC 模式的PHY地址PHY Address 为 001
RXD1_TXDLYTX时钟2ns延时延时
RXD0_RXDLYRX时钟2ns延时延时

表3-5-1 GPHY芯片默认配置值

当网络连接到千兆以太网时，MPSOC和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，MPSOC和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图3-5-1为MPSOC以太网PHY芯片连接示意图:

图片展示了ZYNQ UltraScale+与GPHY芯片的连接示意图。ZYNQ UltraScale+通过RGMII总线与两个GPHY芯片（JL2121-N040I）连接，分别标记为U5和U22。每个GPHY芯片通过RGMII TX和RGMII RX与ZYNQ UltraScale+进行数据传输。右侧的J6和J11分别连接到两个GPHY芯片，表示数据传输的接收端。此图在上下文中用于说明ZYNQ与GPHY连接的详细结构，帮助读者理解数据传输路径和接口配置。

图3-6-1 ZYNQ与GPHY连接示意图

千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY1_TXCKPS_MIO64E19以太网1RGMII 发送时钟
PHY1_TXD0PS_MIO65A18以太网1发送数据bit０
PHY1_TXD1PS_MIO66G19以太网1发送数据bit1
PHY1_TXD2PS_MIO67B18以太网1发送数据bit2
PHY1_TXD3PS_MIO68C18以太网1发送数据bit3
PHY1_TXCTLPS_MIO69D19以太网1发送使能信号
PHY1_RXCKPS_MIO70C19以太网1RGMII接收时钟
PHY1_RXD0PS_MIO71B19以太网1接收数据Bit0
PHY1_RXD1PS_MIO72G20以太网1接收数据Bit1
PHY1_RXD2PS_MIO73G21以太网1接收数据Bit2
PHY1_RXD3PS_MIO74D20以太网1接收数据Bit3
PHY1_RXCTLPS_MIO75A19以太网1接收数据有效信号
PHY1_MDCPS_MIO76B20以太网1MDIO管理时钟
PHY1_MDIOPS_MIO77F20以太网1MDIO管理数据
PHY2_TXCKB66_L21_PA7以太网2 RGMII 发送时钟
PHY2_TXD0B66_L18_PE9以太网2发送数据bit０
PHY2_TXD1B66_L18_ND9以太网2发送数据bit1
PHY2_TXD2B66_L23_PA9以太网2发送数据bit2
PHY2_TXD3B66_L23_NA8以太网2发送数据bit3
PHY2_TXCTLB66_L24_NB9以太网2发送使能信号
PHY2_RXCKB66_L14_PE5以太网2 RGMII接收时钟
PHY2_RXD0B66_L19_NA5以太网2接收数据Bit0
PHY2_RXD1B66_L19_PB5以太网2接收数据Bit1
PHY2_RXD2B66_L17_PF8以太网2接收数据Bit2
PHY2_RXD3B66_L24_PC9以太网2接收数据Bit3
PHY2_RXCTLB66_L22_NB8以太网2接收数据有效信号
PHY2_MDCB66_L21_NA6以太网2 MDIO管理时钟
PHY2_MDIOB66_L22_PC8以太网2 MDIO管理数据
PHY2_RESETB66_L14_ND5以太网2复位信号

表3-6-1 千兆以太网引脚分配

USB Uart接口 ​

AXU3EGB扩展板上配备了2个Uart转USB接口，1个连接到PS端，一个连接到PL端。转换芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用USB线将它连接到上PC的USB口进行串口数据通信。USB Uart电路设计的示意图如下图所示:

图片展示了USB转串口电路设计的示意图，其中ZYNQ UltraScale+的PS_UART0_TX和PS_UART0_RX引脚分别连接到U9_RXD和U9_TXD，通过电平转换后连接到UART-USB模块。同时，PL_UART_TX和PL_UART_RX引脚分别连接到U11_RXD和U11_TXD，同样通过电平转换后连接到UART-USB模块。该电路设计用于实现ZYNQ与Micro USB接口之间的数据传输。图片在上下文中起到直观展示USB转串口电路连接关系的作用，帮助读者更好地理解USB Uart接口的设计原理。

图3-6-1 USB转串口示意图

USB转串口的ZYNQ引脚分配：

信号名称引脚名引脚号备注
PS_UART0_TXPS_MIO43K19PS Uart数据输出
PS_UART0_RXPS_MIO42L18PS Uart数据输入
PL_UART_TXB43_L3_PAH12PL Uart数据输出
PL_UART_RXB43_L3_NAH11PL Uart数据输入

表3-6-1 USB转串口引脚分配

SD卡槽 ​

AXU3EGB扩展板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于存储ZU3EG芯片的BOOT程序，Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZU3EG的PS BANK501的IO信号相连，因为501的VCCIO设置为1.8V，但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。ZU3EG PS和SD卡连接器的原理图如图3-7-1所示。

图片展示了ZYNQ UltraScale+ BANK 501与TXS02612 SD卡控制器之间的连接示意图。ZYNQ UltraScale+ BANK 501通过SD_CLK、SD_CMD、SD_D0~SD_D3和SD_CD引脚与TXS02612 SD卡控制器相连，而TXS02612 SD卡控制器则通过D0~D3、CLK和CMD引脚与Micro SD卡连接。此图在文档中用于说明SD卡槽的引脚分配和连接方式，帮助用户理解SD卡在AXU3EGB开发板上的工作原理。

图3-7-1 SD卡连接示意图

SD卡槽引脚分配

信号名称引脚名引脚号备注
SD_CLKPS_MIO51l21SD时钟信号
SD_CMDPS_MIO50M19SD命令信号
SD_D0PS_MIO46L20SD数据Data0
SD_D1PS_MIO47H21SD数据Data1
SD_D2PS_MIO48J21SD数据Data2
SD_D3PS_MIO49M18SD数据Data3
SD_CDPS_MIO45K20SD卡检测信号

表3-7-1 SD卡引脚分配

40针扩展口 ​

AXU3EGB扩展板预留了2个2.54mm标准间距的40针的扩展口J15和J16，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。扩展口的IO连接的ZYNQ芯片BANK44,24,25,26的IO上，电平标准为3.3V。

J16扩展口ZYNQ的引脚分配如下：

J16管脚信号名称引脚号J16管脚信号名称引脚号
1GND-2+5V-
3B45_L9_NB104B45_L9_PC11
5B45_L5_NF106B45_L5_PG11
7B45_L12_NC128B45_L12_PD12
9B45_L11_NA1110B45_L11_PA12
11B45_L6_NF1112B45_L6_PF12
13B46_L6_NE1314B46_L6_PE14
15B46_L3_NA1316B46_L3_PB13
17B46_L2_NA1418B46_L2_PB14
19B46_L4_NC1320B46_L4_PC14
21B46_L12_NL1322B46_L12_PL14
23B45_L4_NH1224B45_L4_PJ12
25B46_L11_NJ1426B46_L11_PK14
27B46_L10_NH1328B46_L10_PH14
29B46_L7_NF1330B46_L7_PG13
31B46_L9_NG1432B46_L9_PG15
33B46_L5_ND1434B46_L5_PD15
35B46_L1_NA1536B46_L1_PB15
37GND-38GND-
39+3.3V-40+3.3V-

表3-8-1 J16扩展口引脚分配

J15扩展口ZYNQ的引脚分配如下：

J15管脚信号名称引脚号J15管脚信号名称引脚号
1GND-2+5V-
3B43_L2_NAG114B43_L2_PAF11
5B44_L8_NAB146B44_L8_PAB15
7B44_L9_NW138B44_L9_PW14
9B44_L11_NW1110B44_L11_PW12
11B43_L10_NY1012B43_L10_PW10
13B43_L12_NAB914B43_L12_PAB10
15B44_L3_NAH1316B44_L3_PAG13
17B44_L12_NAA1218B44_L12_PY12
19B44_L1_NAE1420B44_L1_PAE15
21B44_L5_NAD1422B44_L5_PAD15
23B44_L6_NAC1324B44_L6_PAC14
25B44_L10_NY1326B44_L10_PY14
27B44_L2_NAH1428B44_L2_PAG14
29B43_L8_NAC1130B43_L8_PAB11
31B43_L7_NAD1032B43_L7_PAD11
33B43_L6_NAD1234B43_L6_PAC12
35B44_L7_NAB1336B44_L7_PAA13
37GND-38GND-
39+3.3V-40+3.3V-

表3-8-2 J15扩展口引脚分配

CAN通信接口 ​

AXU3EGB扩展板上有2路CAN通信接口，连接在PS系统端BANK501的MIO接口上。CAN收发芯片选用了TI公司的SN65HVD232C芯片为用户CAN通信服务。

图3-9-1为PS端CAN收发芯片的连接示意图

图片展示了PS端CAN收发芯片的连接示意图，其中ZYNQ UltraScale+芯片通过PS_CAN1_TX和PS_CAN1_RX引脚连接到SN65HVD232芯片，而PS_CAN2_TX和PS_CAN2_RX引脚则连接到另一个SN65HVD232芯片。图片中的U1和U28分别代表ZYNQ UltraScale+芯片和SN65HVD232芯片，通过引脚号和备注信息进一步明确了CAN通信的连接关系。该图在文档中用于说明PS端CAN收发芯片的连接方式，帮助读者理解CAN通信接口的具体实现。

图3-10-1 PS端CAN收发芯片的连接示意图

CAN通信引脚分配如下：

信号名称引脚名引脚号备注
PS_CAN1_TXPS_MIO32J16CAN1 发送端
PS_CAN1_RXPS_MIO33L16CAN1 接收端
PS_CAN2_TXPS_MIO39H19CAN2 发送端
PS_CAN2_RXPS_MIO38H18CAN2 接收端

表3-10-1 CAN引脚分配

RS485通信接口 ​

AXU3EGB扩展板上有2路485通信接口， 485通信端口连接在PL端BANK43~45的IO接口上。485收发芯片选用MAXIM公司的MAX3485芯片为用户485通信服务。

图3-11-1为PL端485收发芯片的连接示意图

图片展示了ZYNQ UltraScale+开发板上PL端485收发芯片的连接示意图。图中U1和U2分别代表两个MAX3485芯片，它们通过PL_485_RXD1、PL_485_TXD1、PL_485_DE1、PL_485_RXD2、PL_485_TXD2和PL_485_DE2引脚与开发板上的B43_L1_N、B44_L4_P、B45_L10_P、B43_L1_N、B44_L4_N和B45_L10_N引脚相连。右侧的绿色接线端子板显示了这些引脚的实际连接位置。该图在文档中用于说明PL端485收发芯片的连接方式，帮助读者理解RS485通信接口的具体实现。

图3-10-1 PL端485通信的连接示意图

RS485通信引脚分配如下：

信号名称引脚名引脚号备注
PL_485_TXD1B43_L1_NAH10第一路485发送端
PL_485_RXD1B44_L4_PAE13第一路485接收端
PL_485_DE1B45_L10_PB11第一路485发送使能
PL_485_TXD2B43_L1_NAG10第二路485发送端
PL_485_RXD2B44_L4_NAF13第二路485接收端
PL_485_DE2B45_L10_NA10第二路485发送使能

表3-10-1 PL端485通信引脚分配

MIPI接口 ​

底板上包含了一个MIPI摄像头接口，可以用来接我们的MIPI OV5640像头模块（AN5641）。MIPI接口15PIN的FPC连接器，为2个LANE的数据和1对时钟，连接到BANK65的差分IO管脚上，电平标准为1.2V；其它的控制信号连接到BANK43的IO上，电平标准为3.3V。

图片内容：该图展示了ZYNQ UltraScale+开发板上MIPI接口的引脚分配情况。左侧的U1框内标注了BANK 65和BANK 43，分别连接到MIPI_CLK_P/N、MIPI_LAN0_P/N、MIPI_LAN1_P/N、CAM_GPIO、CAM_CLK、CAM_SCL和CAM_SDA等信号。右侧的J23框表示MIPI连接器，连接到开发板的差分IO管脚上。图片在上下文中作用：该图详细说明了MIPI接口的引脚分配，帮助用户理解如何将MIPI摄像头模块连接到开发板上，确保信号的正确传输。

图3-11-1 MIPI接口设计原理图

MIPI接口引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
MIPI_CLK_PB65_L1_PW8MIPI输入时钟正
MIPI_CLK_NB65_L1_NY8MIPI输入时钟负
MIPI_LAN0_PB65_L2_PU9MIPI输入的数据LANE0正
MIPI_LAN0_NB65_L2_NV9MIPI输入的数据LANE0负
MIPI_LAN1_PB65_L3_PU8MIPI输入的数据LANE1正
MIPI_LAN1_NB65_L3_NV8MIPI输入的数据LANE1负
CAM_GPIOB43_L4_PAE10摄像头的GPIO控制
CAM_CLKB43_L4_NAF10摄像头的时钟输入
CAM_SCLB43_L11_PY9摄像头的I2C时钟
CAM_SDAB43_L11_NAA8摄像头的I2C数据

表3-11-1 MIPI接口引脚分配

JTAG调试口 ​

在AXU3EGB扩展板上预留了一个JTAG接口，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH。为了带电插拔造成对ZYNQ UltraScale+芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免ZYNQ UltraScale+芯片的损坏。

图片展示了一个JTAG连接器的原理图，其中包含了FPGA与JTAG信号的连接细节。图中显示了FPGA的TCK、TDO、TMS和TDI信号分别连接到JTAG接口的相应引脚，并且在每个信号线上都添加了保护二极管BAT54S，以确保信号电压在FPGA可接受的范围内，从而避免对ZYNQ UltraScale+芯片造成损坏。该图在文档中用于说明在JTAG信号上添加保护二极管以保护ZYNQ UltraScale+芯片的原理。

图3-12-1 原理图中JTAG接口部分

RTC实时时钟 ​

ZU3EG芯片内部带有RTC实时时钟的功能，有年月日时分秒还有星期计时功能。外部需要接一个32.768KHz的无源时钟，提供精确的时钟源给内部时钟电路，这样才能让RTC可以准确的提供时钟信息。同时为了产品掉电以后，实时时钟还可以正常运行，一般需要另外配一个电池给时钟芯片供电。开发板上的BT1为1.5V的纽扣电池（型号LR41，电压为1.5V），当系统掉电池，纽扣电池还可以给RTC系统供电，可以提供持续不断的时间信息。图3-12-1为RTC实时时钟原理图

图片内容描述：该图展示了ZYNQ UltraScale+芯片与外部时钟源和电池供电的连接关系。ZYNQ UltraScale+芯片通过BANK 503与外部32.768KHz无源晶振连接，提供精确的时钟源。同时，芯片通过VBAT_IN与1.5V纽扣电池BT1连接，确保在系统掉电时，实时时钟RTC仍能正常运行。 图片在上下文中的作用：此图解释了RTC实时时钟的原理图，说明了外部时钟源和电池供电对RTC系统的重要性，确保RTC在系统掉电时仍能提供准确的时间信息。

图3-13-1 RTC实时时钟原理图

EEPROM和温度传感器 ​

AXU3EGB开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），通过IIC总线连接到PS端进行通信。另外板上还带有一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75，LM75芯片的温度精度为0.5度。EEPROM和温度传感器通过I2C总线挂载到ZYNQ UltraScale+的Bank500 MIO上。图3-14-1为EEPROM和温度传感器的原理图

图片展示了ZYNQ UltraScale+开发板的原理图，其中U1为ZYNQ UltraScale+芯片，BANK 500标识其存储区域。PS_IIC1_SCL和PS_IIC1_SDA引脚分别连接到U26电平转换器的SCL和SDA端口，用于I2C通信。U26将信号传输至U25的EEPROM和U27的LM75温度传感器。此图在文档中用于说明EEPROM和温度传感器的连接方式，帮助读者理解开发板的扩展功能。

图3-14-1 EEPROM和传感器的原理图

EEPROM通信引脚分配如下：

信号名称引脚名引脚号备注
PS_IIC1_SCLPS_MIO24AB19I2C时钟信号
PS_IIC1_SDAPS_MIO25AB21I2C数据信号

表3-14-1 EEPROM引脚分配

LED灯 ​

AXU3EGB扩展板上有3个发光二极管LED。 包含1个电源指示灯， 1个PS控制指示灯，1个PL控制指示灯。用户可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为低时，用户LED灯熄灭，当连接IO电压为高时，用户LED会被点亮。用户LED灯硬件连接的示意图如图3-15-1所示：

图片展示了一个ZYNQ UltraScale+开发板的硬件连接示意图，其中U1模块被标注为BANK 501和BANK 43，连接到两个LED灯（PS_LED和PL_LED），并分别通过电阻和晶体管与3.3V电源相连。该图在文档中用于说明用户LED灯的硬件连接方式，帮助读者理解如何将LED灯连接到开发板上。

图3-15-1 用户LED灯硬件连接示意图

用户LED灯的引脚分配

信号名称引脚名管脚号备注
PS_LED1PS_MIO40K18用户PS LED灯
PL_LED1B43_L5_PAE12用户PL LED灯

表3-15-1用户LED灯引脚分配

按键 ​

AXU3EGB扩展板上有1个复位按键RESET和2个用户按键。复位信号连接到核心板的复位芯片输入，用户可以使用这个复位按键来复位ZYNQ系统。用户按键1个连接到PS的MIO上，1个是连接到PL的IO上。复位按键和用户按键都是低电平有效，用户按键的连接示意图如图3-16-1所示：

图片展示了一个复位按键的连接示意图，其中ZYNQ UltraScale+芯片的BANK 501和BANK 43分别连接到PS_KEY1和PL_KEY1。PS_KEY1连接到PS_MIO26引脚，而PL_KEY1连接到B43_L5_N引脚。该图用于说明复位按键的连接方式，与上下文中的用户按键连接示意图图3-16-1相对应，帮助读者理解按键的ZYNQ管脚分配。

图3-16-1 复位按键连接示意图

按键的ZYNQ管脚分配

信号名称引脚名引脚号备注
PS_KEY1PS_MIO26L15PS按键1输入
PL_KEY1B43_L5_NAF12PL按键1输入

表3-16-1 按键引脚分配

拨码开关 ​

开发板上有一个4位的拨码开关SW1用来配置ZYNQ系统的启动模式。AXU3EGB系统开发平台支持4种启动模式。这4种启动模式分别是JTAG调试模式, QSPI FLASH, EMMC和SD2.0卡启动模式。ZU3EG芯片上电后会检测（PS_MODE0~3）的电平来决定那种启动模式。用户可以通过扩展板上的拨码开关SW1来选择不同的启动模式。SW1启动模式配置如下表3-17-1所示。

SW1拨码位置（1，2，3, 4）MODE[3:0]启动模式
ON，ON，ON，ON0000PS JTAG
ON，ON，OFF ,ON0010QSPI FLASH
ON，OFF，ON，OFF0101SD卡
ON，OFF， OFF， ON0110EMMC

表3-17-1 SW1启动模式配置

电源 ​

AXU3EGB开发板的电源输入电压为DC12V。底板上通过2路DC/DC电源芯片ETA8156和1路DC/DC电源芯片ETA1471转换成+5V，+3.3V，+1.8V。另外底板通过LDO产生+1.2V给核心板BANK65供电， BANK66的供电为+1.8V。板上的电源设计示意图如下图3-18-1所示:

图片内容：该图展示了AXU3EGB开发板的电源设计示意图，其中12V电源通过ETA8156稳压器分别输出+5.0V、+3.3V和+1.8V电源，这些电源分别用于USB供电、以太网、USB2.0、SD、DP、CAN和RS485等功能模块。此外，+1.2V电源通过LDO稳压器输出，用于核心板BANK65。 图片作用：此图在文档中用于说明AXU3EGB开发板电源设计的原理图，通过图示直观地展示了电源接口部分的各个电源分配及其功能，帮助读者理解开发板电源设计的具体实现方式。

图3-18-1原理图中电源接口部分

各个电源分配的功能如下表所示：

电源功能
+5.0VUSB供电电源
+1.8V以太网，USB2.0，核心板BANK66
+3.3V以太网，USB2.0，SD，DP，CAN，RS485
+1.2V核心板BANK65

表3-18-1 电源接口功能

风扇 ​

因为ZU3EG正常工作时会产生大量的热量，我们在板上为芯片增加了一个散热片和风扇，防止芯片过热。风扇的控制由ZYNQ芯片来控制，控制管脚连接到BANK43的IO上（AA11），如果IO电平输出为低，MOSFET管导通，风扇工作，如果IO电平输出为高，风扇停止。板上的风扇设计图如下图3-19-1所示:

图片内容：该图展示了风扇控制电路的原理图，包括电源输入、控制信号输入、MOSFET开关以及相关电阻和电容等元件。电源输入为+12V，通过D18稳压后为电路供电。控制信号FAN_PWM通过Q4三极管控制MOSFET开关Q3，当FAN_PWM为低电平时，MOSFET导通，风扇工作；反之，风扇停止。电路中还包含R106、R107等电阻和C104等电容，用于信号处理和滤波。 图片作用：该图在文档中用于说明风扇的控制原理，通过ZYNQ芯片控制风扇的启停，具体通过控制管脚连接到BANK43的IO上（AA11）来实现。

图3-19-1 开发板原理图中风扇设计

风扇出厂前已经用螺丝固定在开发板上，风扇的电源连接到了J42的插座上，红色的为正极，黑色的为负极。

结构尺寸图 ​

图片内容：这是一张AXU3EGB开发板的结构尺寸图，显示了开发板的长宽高尺寸分别为160mm、152mm和92mm。开发板上标注了ALINX的标志，周围分布着各种电子元件和接口。图片中还标注了风扇的安装位置，风扇固定在开发板的左上角。 图片作用：这张结构尺寸图在文档中用于展示AXU3EGB开发板的整体尺寸和布局，帮助读者了解开发板的物理结构，为后续的硬件安装和使用提供参考。

图3-20-1 正面图（Top View）

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