ALINX 产品手册

外观

AXU9EGB开发板用户手册

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芯驿电子科技（上海）有限公司 基于AMD Zynq UltraScale+ MPSoCs开发平台的开发板（型号：AXU9EGB）2020款正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款MPSoCs开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。核心板使用AMD Zynq UltraScale+ EG芯片ZU9EG的解决方案，它采用Processing System(PS)+Programmable Logic(PL)技术将四核ARM Cortex-A53 和FPGA 可编程逻辑集成在一颗芯片上。另外核心板上PS端带有4片共4GB高速DDR4 SDRAM芯片，1片32GB的eMMC存储芯片和2片256Mb的QSPI FLASH芯片；核心板上PL端带有2片1GB的DDR4 SDRAM芯片 。

在底板设计上我们为用户扩展了丰富的外围接口，比如1个FMC HPC接口、1路M.2 SSD接口、1路mini_DP接口、2路SFP+光纤接口、4个USB3.0接口、2路千兆以太网接口、2路UART接口、1路SD卡接口、2路CAN总线接口、2路RS485接口和1路MIPI摄像头接口等等。满足用户各种高速数据交换，数据存储，视频传输处理，深度学习，人工智能以及工业控制的要求，是一款"专业级“的ZYNQ开发平台。为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事MPSoCs开发的学生、工程师等群体。

图片展示了一块AXU9EGB开发板的正面视图。开发板上有一个黑色的散热风扇，风扇上印有“XNITY”字样。开发板的左上角标有“ALINX”品牌标志，右下角有“FMC”字样。开发板上还分布着多个接口和连接器，包括USB3.0接口、SFP+光纤接口、千兆以太网接口、UART接口、SD卡接口、CAN总线接口、RS485接口和MIPI摄像头接口等。这些接口和连接器为开发板提供了丰富的外围接口，满足用户在高速数据交换、数据存储、视频传输处理、深度学习、人工智能以及工业控制等方面的需求。

图0-1-1 AXU9EGB开发板

一、开发板简介 ​

在这里，对这款AXU9EGB MPSoCs开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由ZU9EG + 6个DDR4 + eMMC +2个 QSPI FLASH的最小系统构成。主芯片采用AMD公司的Zynq UltraScale+ MPSoCs系列的芯片，型号为XCZU9EG- -2FFVB1156I。ZU9EG芯片可分成处理器系统部分Processor System（PS）和可编程逻辑部分Programmable Logic（PL）。 在ZU9EG芯片的PS端和PL端分别挂了4片和2片DDR4，每片DDR4容量高达1G字节，使得ARM系统和FPGA系统能独立处理和存储的数据的功能。PS端的32GB eMMC FLASH存储芯片和2片256Mb的QSPI FLASH用来静态存储MPSoCs的操作系统、文件系统及用户数据。

底板为核心板扩展了丰富的外围接口，其中包含1路M.2接口、1路DP输出接口、4路USB3.0接口、2路千兆以太网接口、2路光纤接口、2路SATA接口、2路UART接口、1路SD卡接口、1路FMC接口、2路CAN总线接口，2路RS485接口，1路MIPI接口，1路40针扩展口和一些按键LED。

下图为整个开发系统的结构示意图：

图片展示了AXU9EGB开发板的结构图，核心板位于图的中心，周围连接着多种外围接口，包括USB3.0接口、千兆以太网接口、光纤接口、SATA接口、UART接口、SD卡接口、FMC接口、CAN总线接口、RS485接口、MIPI接口、40针扩展口等。通过这张图，我们可以清晰地看到开发板所包含的丰富接口和功能。

图1-1-1 AXU9EGB开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

  • ZU9EG核心板

由ZU9EG+4GB DDR4（PS）+2GB DDR4（PL）+32GB eMMC FLASH + 512Mb QSPI FLASH组成，另外有2个晶振提供时钟，一个单端33.3333MHz晶振提供给PS系统，一个差分200MHz晶振提供给PL逻辑DDR参考时钟。

  • M.2接口

1路PCIEx1标准的M.2接口，用于连接M.2的SSD固态硬盘，通信速度高达6Gbps。

  • DP输出接口

1路标准的Display Port输出显示接口，用于视频图像的显示。最高支持4K@30Hz或者1080P@60Hz输出。

  • USB3.0接口

4路USB3.0 HOST接口，USB接口类型为TYPE A。用于连接外部的USB外设，比如连接鼠标，键盘，U盘等外设。

  • 千兆以太网接口

2路10/100M/1000M以太网RJ45接口，PS和PL各1路。用于和电脑或其它网络设备进行以太网数据交换。

  • USB Uart接口

2路Uart转USB接口，PS和PL各1路。用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UART芯片, USB接口采用MINI USB接口。

  • 2路SFP光纤接口

GTH收发器的2路高速收发器连接到2个光模块的发送和接收，实现2路高速的光纤通信接口。每路的光纤数据通信接收和发送的速度高达12.5Gb/s。

  • Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

  • FMC扩展口

1个标准的FMC HPC的扩展口，可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。

  • CAN通信接口

2路CAN总线接口，选用TI公司的SN65HVD232芯片，接口采用4Pin的绿色接线端子。

  • 485通信接口

2路485通信接口，选用MAXIM公司的MAX3485芯片。接口采用6Pin的绿色接线端子。

  • MIPI接口

2个LANE的MIPI摄像头输入接口，用于连接MIPI摄像头模块（AN5641）。

  • 40针扩展口

1个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

  • JTAG调试口

1个10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试，用户可以通过AMD下载器对ZU9EG系统进行调试和下载。

  • 温湿度传感器

板载1片温湿度传感器芯片LM75，用于检测板子周围环境的温度和湿度。

  • EEPROM

1片IIC接口的EEPROM 24LC04;

  • RTC实时时钟

1路内置的RTC实时时钟；

  • LED灯

5个发光二极管LED, 核心板上1个，底板上4个。核心板上1个电源指示灯。底板上有1个电源指示灯，1个DONE配置指示灯，2个用户指示灯。

  • 按键

3个按键，1个复位按键， 2个用户按键。

二、ACU9EG核心板 ​

简介 ​

ACU9EG(核心板型号，下同)核心板，ZYNQ芯片是基于AMD公司的Zynq UltraScale+ MPSoCs EG系列的XCZU9EG-2FFVB1156I。

这款核心板使用了6片Micron的DDR4芯片MT40A512M16GE,其中PS端挂载4片DDR4，组成64位数据总线带宽和4GB的容量。PL端挂载2片，为32位的数据总线宽度和2GB的容量。PS端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，PL端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)。另外核心板上也集成了2片256MBit大小的QSPI FLASH和32GB大小的eMMC FLASH芯片，用于启动存储配置和系统文件。

为了和底板连接，这款核心板的4个板对板连接器扩展出了PS端的USB2.0接口，千兆以太网接口，SD卡接口及其它剩余的MIO口；也扩展出了4对PS MGT高速收发器接口；以及PL端的16路GTH收发器和几乎所有IO口（HP I/O：96个，HD I/O：66个），XCZU9EG芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为80*60（mm），对于二次开发来说，非常适合。

图片展示了一块ACU9EG核心板的正面，中央为XILINX ZYNQ UltraScale+ XCZU9EG芯片，芯片下方有“TAIWAN 1949AAD”的标识。芯片周围分布着多个电子元件，包括电容、电阻和连接器。图片右侧有“R47 P3L”和“R48 P3L”的标识，以及一些黑色的存储芯片。图片在文档中用于说明ACU9EG核心板的硬件配置，展示了其与底板连接时扩展的多种接口和功能。

图2-1-1 ACU9EG核心板正面图

ZYNQ芯片 ​

开发板使用的是AMD公司的Zynq UltraScale+ MPSoCs EG系列的系列的芯片，型号为XCZU9EG-2FFVB1156I。ZU9EG芯片的PS系统集成了4个ARM Cortex™-A53处理器，速度高达1.3Ghz，支持2级Cache; 另外ZU9EG还包含2个Cortex-R5处理器（速度高达533Mhz）。

ZU9EG芯片支持32位或者64位的DDR4，LPDDR4，DDR3,DDR3L, LPDDR3存储芯片，在PS端带有丰富的高速接口如PCIE Gen2, USB3.0, SATA 3.1, DisplayPort；同时另外也支持USB2.0，千兆以太网，SD/SDIO，I2C，CAN，UART，GPIO等接口。PL端内部含有丰富的可编程逻辑单元，DSP和内部RAM。ZU9EG芯片的总体框图如图2-2-1所示

图片展示了ZYNQ ZU9EG芯片的总体框图，分为Processing System和Programmable Logic两大部分。Processing System包括ARM Cortex-A53和ARM Cortex-R5S处理器，以及内存、图形处理单元、内存管理单元和高速连接等模块。Programmable Logic部分则包含存储和信号处理、通用I/O、高性能HP I/O和高密度HD I/O等模块。图片在文档中用于直观展示ZYNQ ZU9EG芯片的内部结构和功能模块，帮助读者更好地理解芯片的硬件配置。

图2-2-1 ZYNQ ZU9EG芯片的总体框图

其中PS系统部分的主要参数如下：

  • ARM 四核Cortex™-A53处理器，速度高达1.3GHz，每个CPU 32KB 1级指令和数据缓存，1MB 2级缓存 2个CPU共享。
  • ARM 双核Cortex-R5处理器，速度高达533MHz，每个CPU 32KB 1级指令和数据缓存，及128K紧耦合内存。
  • 外部存储接口，支持32/64bit DDR4/3/3L、LPDDR4/3接口。
  • 静态存储接口，支持NAND, 2xQuad-SPI FLASH。
  • 高速连接接口，支持PCIe Gen2 x4, 2xUSB3.0, Sata 3.1, DisplayPort, 4x Tri-mode Gigabit Ethernet。
  • 普通连接接口：2xUSB2.0, 2x SD/SDIO, 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO。
  • 电源管理：支持Full/Low/PL/Battery四部分电源的划分。
  • 加密算法：支持RSA, AES和SHA。
  • 系统监控：10位1Mbps的AD采样，用于温度和电压的检测。
  • 其中PL逻辑部分的主要参数如下：
  • 逻辑单元(System Logic Cells)：600K；
  • 触发器(CLB flip-flops) : 548K；
  • 查找表(CLBLUTs) : 274K；
  • Block RAM：32.1Mb；
  • 时钟管理单元（CMTs）: 4个
  • DSP Slices：2520个
  • GTH 16.3Gb/s收发器： 24个

XCZU9EG-2FFVB1156I芯片的速度等级为-2，工业级，封装为FFVB1156。

DDR4 DRAM ​

ACU9EG核心板上配有6片Micron(美光）的1GB的DDR4芯片,型号为MT40A512M16LY-062E, 其中PS端挂载4片DDR4，组成64位数据总线带宽和4GB的容量。PL端挂载2片，为32位的数据总线宽度和2GB的容量。PS端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，4片DDR4存储系统直接连接到了PS的BANK504的存储器接口上。PL端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，2片DDR4连接到了FPGA的BANK64, 65的接口上。DDR4 SDRAM的具体配置如下表2-3-1所示。

位号芯片型号容量厂家
U4,U5,U6,U7MT40A512M16LY-062E512M x 16bitMicron

表2-3-1 DDR4 SDRAM配置

DDR4的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，保证DDR4的高速稳定的工作。

PS端的DDR4的硬件连接方式如图2-3-1所示:

图片展示了ZYNQ UltraScale+与DDR4 DRAM之间的硬件连接关系。ZYNQ UltraScale+通过BANK 504与DDR4 DRAM进行通信，数据通过64位总线传输，而时钟、地址线和控制线则通过其他路径连接。图片中的U4、U5、U6和U7分别对应MT40A512M16LY-062E型号的DDR4 DRAM芯片，容量为512M x 16bit。该图在文档中用于说明PS端DDR4 DRAM的硬件连接方式，帮助读者理解DDR4 SDRAM在硬件设计中的具体连接细节。

图2-3-1 PS端DDR4 DRAM原理图部分

PL端的DDR4 DRAM的硬件连接方式如图2-3-2所示:

图片展示了ZYNQ UltraScale+与DDR4 DRAM之间的硬件连接关系。ZYNQ UltraScale+通过BANK 64, 65与DDR4 DRAM（型号MT40A512M16LY-062E）进行通信，数据通过32位总线传输，而时钟、地址和控制线则通过其他路径连接。该图在文档中用于说明PS端DDR4 DRAM的硬件连接方式，帮助读者理解DDR4 SDRAM在硬件设计中的具体连接细节。

图2-3-2 PL端DDR4 DRAM原理图部分

PS端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PS_DDR4_DQS0_NPS_DDR_DQS_N0_504AN19
PS_DDR4_DQS0_PPS_DDR_DQS_P0_504AN18
PS_DDR4_DQS1_NPS_DDR_DQS_N1_504AN22
PS_DDR4_DQS1_PPS_DDR_DQS_P1_504AN21
PS_DDR4_DQS2_NPS_DDR_DQS_N2_504AJ19
PS_DDR4_DQS2_PPS_DDR_DQS_P2_504AH19
PS_DDR4_DQS3_NPS_DDR_DQS_N3_504AH23
PS_DDR4_DQS3_PPS_DDR_DQS_P3_504AH22
PS_DDR4_DQS4_NPS_DDR_DQS_N4_504AH29
PS_DDR4_DQS4_PPS_DDR_DQS_P4_504AH28
PS_DDR4_DQS5_NPS_DDR_DQS_N5_504AE29
PS_DDR4_DQS5_PPS_DDR_DQS_P5_504AE28
PS_DDR4_DQS6_NPS_DDR_DQS_N6_504AK32
PS_DDR4_DQS6_PPS_DDR_DQS_P6_504AJ32
PS_DDR4_DQS7_NPS_DDR_DQS_N7_504AE33
PS_DDR4_DQS7_PPS_DDR_DQS_P7_504AE32
PS_DDR4_DQ0PS_DDR_DQ0_504AP20
PS_DDR4_DQ1PS_DDR_DQ1_504AP18
PS_DDR4_DQ2PS_DDR_DQ2_504AP19
PS_DDR4_DQ3PS_DDR_DQ3_504AP17
PS_DDR4_DQ4PS_DDR_DQ4_504AM20
PS_DDR4_DQ5PS_DDR_DQ5_504AM19
PS_DDR4_DQ6PS_DDR_DQ6_504AM18
PS_DDR4_DQ7PS_DDR_DQ7_504AL18
PS_DDR4_DQ8PS_DDR_DQ8_504AP22
PS_DDR4_DQ9PS_DDR_DQ9_504AP21
PS_DDR4_DQ10PS_DDR_DQ10_504AP24
PS_DDR4_DQ11PS_DDR_DQ11_504AN23
PS_DDR4_DQ12PS_DDR_DQ12_504AL21
PS_DDR4_DQ13PS_DDR_DQ13_504AL22
PS_DDR4_DQ14PS_DDR_DQ14_504AM23
PS_DDR4_DQ15PS_DDR_DQ15_504AL23
PS_DDR4_DQ16PS_DDR_DQ16_504AL20
PS_DDR4_DQ17PS_DDR_DQ17_504AK20
PS_DDR4_DQ18PS_DDR_DQ18_504AJ20
PS_DDR4_DQ19PS_DDR_DQ19_504AK18
PS_DDR4_DQ20PS_DDR_DQ20_504AG20
PS_DDR4_DQ21PS_DDR_DQ21_504AH18
PS_DDR4_DQ22PS_DDR_DQ22_504AG19
PS_DDR4_DQ23PS_DDR_DQ23_504AG18
PS_DDR4_DQ24PS_DDR_DQ24_504AG21
PS_DDR4_DQ25PS_DDR_DQ25_504AH21
PS_DDR4_DQ26PS_DDR_DQ26_504AG24
PS_DDR4_DQ27PS_DDR_DQ27_504AG23
PS_DDR4_DQ28PS_DDR_DQ28_504AK22
PS_DDR4_DQ29PS_DDR_DQ29_504AJ21
PS_DDR4_DQ30PS_DDR_DQ30_504AJ22
PS_DDR4_DQ31PS_DDR_DQ31_504AK23
PS_DDR4_DQ32PS_DDR_DQ32_504AG31
PS_DDR4_DQ33PS_DDR_DQ33_504AG30
PS_DDR4_DQ34PS_DDR_DQ34_504AG29
PS_DDR4_DQ35PS_DDR_DQ35_504AG28
PS_DDR4_DQ36PS_DDR_DQ36_504AJ30
PS_DDR4_DQ37PS_DDR_DQ37_504AK29
PS_DDR4_DQ38PS_DDR_DQ38_504AK30
PS_DDR4_DQ39PS_DDR_DQ39_504AJ29
PS_DDR4_DQ40PS_DDR_DQ40_504AE27
PS_DDR4_DQ41PS_DDR_DQ41_504AF28
PS_DDR4_DQ42PS_DDR_DQ42_504AF30
PS_DDR4_DQ43PS_DDR_DQ43_504AF31
PS_DDR4_DQ44PS_DDR_DQ44_504AD28
PS_DDR4_DQ45PS_DDR_DQ45_504AD27
PS_DDR4_DQ46PS_DDR_DQ46_504AD29
PS_DDR4_DQ47PS_DDR_DQ47_504AD30
PS_DDR4_DQ48PS_DDR_DQ48_504AH33
PS_DDR4_DQ49PS_DDR_DQ49_504AJ34
PS_DDR4_DQ50PS_DDR_DQ50_504AH34
PS_DDR4_DQ51PS_DDR_DQ51_504AH32
PS_DDR4_DQ52PS_DDR_DQ52_504AK34
PS_DDR4_DQ53PS_DDR_DQ53_504AK33
PS_DDR4_DQ54PS_DDR_DQ54_504AL32
PS_DDR4_DQ55PS_DDR_DQ55_504AL31
PS_DDR4_DQ56PS_DDR_DQ56_504AG33
PS_DDR4_DQ57PS_DDR_DQ57_504AG34
PS_DDR4_DQ58PS_DDR_DQ58_504AF32
PS_DDR4_DQ59PS_DDR_DQ59_504AF33
PS_DDR4_DQ60PS_DDR_DQ60_504AD31
PS_DDR4_DQ61PS_DDR_DQ61_504AD32
PS_DDR4_DQ62PS_DDR_DQ62_504AD34
PS_DDR4_DQ63PS_DDR_DQ63_504AD33
PS_DDR4_DM0PS_DDR_DM0_504AG20
PS_DDR4_DM1PS_DDR_DM0_504AN17
PS_DDR4_DM2PS_DDR_DM1_504AM21
PS_DDR4_DM3PS_DDR_DM2_504AK19
PS_DDR4_DM4PS_DDR_DM3_504AH24
PS_DDR4_DM5PS_DDR_DM4_504AH31
PS_DDR4_DM6PS_DDR_DM5_504AE30
PS_DDR4_DM7PS_DDR_DM6_504AJ31
PS_DDR4_A0PS_DDR_A0_504AP29
PS_DDR4_A1PS_DDR_A1_504AP30
PS_DDR4_A2PS_DDR_A2_504AP26
PS_DDR4_A3PS_DDR_A3_504AP27
PS_DDR4_A4PS_DDR_A4_504AP25
PS_DDR4_A5PS_DDR_A5_504AN24
PS_DDR4_A6PS_DDR_A6_504AM29
PS_DDR4_A7PS_DDR_A7_504AM28
PS_DDR4_A8PS_DDR_A8_504AM26
PS_DDR4_A9PS_DDR_A9_504AM25
PS_DDR4_A10PS_DDR_A10_504AL28
PS_DDR4_A11PS_DDR_A11_504AK27
PS_DDR4_A12PS_DDR_A12_504AJ25
PS_DDR4_A13PS_DDR_A13_504AL25
PS_DDR4_WE_BPS_DDR_A14_504AK25
PS_DDR4_CAS_BPS_DDR_A15_504AK24
PS_DDR4_RAS_BPS_DDR_A16_504AM24
PS_DDR4_ACT_BPS_DDR_ACT_N_504AG25
PS_DDR4_ALERT_BPS_DDR_ALERT_N_504AF22
PS_DDR4_BA0PS_DDR_BA0_504AH26
PS_DDR4_BA1PS_DDR_BA1_504AG26
PS_DDR4_BG0PS_DDR_BG0_504AK28
PS_DDR4_CS0_BPS_DDR_CS_N0_504AN28
PS_DDR4_ODT0PS_DDR_ODT0_504AM30
PS_DDR4_PARITYPS_DDR_PARITY_504AF20
PS_DDR4_RESET_BPS_DDR_RST_N_504AF21
PS_DDR4_CLK0_PPS_DDR_CK0_504AN26
PS_DDR4_CLK0_NPS_DDR_CK_N0_504AN27
PS_DDR4_CKE0PS_DDR_CKE0_504AN29

表2-3-2 PS端DDR4 DRAM引脚分配

PL端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PL_DDR4_DQS0_NIO_L22N_T3U_N7_DBC_AD0N_65AJ1
PL_DDR4_DQS0_PIO_L22P_T3U_N6_DBC_AD0P_65AH1
PL_DDR4_DQS1_NIO_L16N_T2U_N7_QBC_AD3N_65AJ5
PL_DDR4_DQS1_PIO_L16P_T2U_N6_QBC_AD3P_65AJ6
PL_DDR4_DQS2_NIO_L10N_T1U_N7_QBC_AD4N_65AF8
PL_DDR4_DQS2_PIO_L10P_T1U_N6_QBC_AD4P_65AE8
PL_DDR4_DQS3_NIO_L4N_T0U_N7_DBC_AD7N_65AG11
PL_DDR4_DQS3_PIO_L4P_T0U_N6_DBC_AD7P_65AF11
PL_DDR4_DQ0IO_L24P_T3U_N10 _I2C_SDA_65AE2
PL_DDR4_DQ1IO_L20P_T3L_N2_AD1P_65AG3
PL_DDR4_DQ2IO_L23N_T3U_N9_65AD1
PL_DDR4_DQ3IO_L21P_T3L_N4_AD8P_65AF2
PL_DDR4_DQ4IO_L23P_T3U_N8_I2C_SCLK_65AD2
PL_DDR4_DQ5IO_L20N_T3L_N3_AD1N_65AH3
PL_DDR4_DQ6IO_L24N_T3U_N11_PERSTN0_65AE1
PL_DDR4_DQ7IO_L21N_T3L_N5_AD8N_65AF1
PL_DDR4_DQ8IO_L17P_T2U_N8_AD10P_65AE3
PL_DDR4_DQ9IO_L15P_T2L_N4_AD11P_65AH4
PL_DDR4_DQ10IO_L18P_T2U_N10_AD2P_65AD4
PL_DDR4_DQ11IO_L14N_T2L_N3_GC_65AG4
PL_DDR4_DQ12IO_L18N_T2U_N11_AD2N_65AE4
PL_DDR4_DQ13IO_L14P_T2L_N2_GC_65AG5
PL_DDR4_DQ14IO_L17N_T2U_N9_AD10N_65AF3
PL_DDR4_DQ15IO_L15N_T2L_N5_AD11N_65AJ4
PL_DDR4_DQ16IO_L9N_T1L_N5_AD12N_65AD6
PL_DDR4_DQ17IO_L8P_T1L_N2_AD5P_65AG8
PL_DDR4_DQ18IO_L11P_T1U_N8_GC_65AF6
PL_DDR4_DQ19IO_L12N_T1U_N11_GC_65AF7
PL_DDR4_DQ20IO_L9P_T1L_N4_AD12P_65AD7
PL_DDR4_DQ21IO_L8N_T1L_N3_AD5N_65AH8
PL_DDR4_DQ22IO_L12P_T1U_N10_GC_65AE7
PL_DDR4_DQ23IO_L11N_T1U_N9_GC_65AG6
PL_DDR4_DQ24IO_L3P_T0L_N4_AD15P_65AE12
PL_DDR4_DQ25IO_L5N_T0U_N9_AD14N_65AG9
PL_DDR4_DQ26IO_L2N_T0L_N3_65AH11
PL_DDR4_DQ27IO_L6N_T0U_N11_AD6N_65AE9
PL_DDR4_DQ28IO_L2P_T0L_N2_65AH12
PL_DDR4_DQ29IO_L5P_T0U_N8_AD14P_65AG10
PL_DDR4_DQ30IO_L3N_T0L_N5_AD15N_65AF12
PL_DDR4_DQ31IO_L6P_T0U_N10_AD6P_65AD10
PL_DDR4_DM0IO_L19P_T3L_N0_DBC_AD9P_65AH2
PL_DDR4_DM1IO_L13P_T2L_N0_GC_QBC_65AE5
PL_DDR4_DM2IO_L7P_T1L_N0_QBC_AD13P_65AH7
PL_DDR4_DM3IO_L1P_T0L_N0_DBC_65AE10
PL_DDR4_A0IO_L5P_T0U_N8_AD14P_64AN9
PL_DDR4_A1IO_L16P_T2U_N6_QBC_AD3P_64AN6
PL_DDR4_A2IO_L10P_T1U_N6_QBC_AD4P_64AN7
PL_DDR4_A3IO_L15P_T2L_N4_AD11P_64AP5
PL_DDR4_A4IO_L11P_T1U_N8_GC_64AK8
PL_DDR4_A5IO_L10N_T1U_N7_QBC_AD4N_64AP7
PL_DDR4_A6IO_L3N_T0L_N5_AD15N_64AM10
PL_DDR4_A7IO_L7P_T1L_N0_QBC_AD13P_64AN8
PL_DDR4_A8IO_L11N_T1U_N9_GC_64AK7
PL_DDR4_A9IO_L4N_T0U_N7_DBC_AD7N_64AP10
PL_DDR4_A10IO_L14P_T2L_N2_GC_64AM6
PL_DDR4_A11IO_L8N_T1L_N3_AD5N_64AM8
PL_DDR4_A12IO_L15N_T2L_N5_AD11N_64AP4
PL_DDR4_A13IO_L7N_T1L_N1_QBC_AD13N_64AP8
PL_DDR4_BA0IO_L6P_T0U_N10_AD6P_64AJ10
PL_DDR4_BA1IO_L5N_T0U_N9_AD14N_64AP9
PL_DDR4_RAS_BIO_L4P_T0U_N6_DBC_AD7P_64AP11
PL_DDR4_CAS_BIO_L16N_T2U_N7_QBC_AD3N_64AP6
PL_DDR4_WE_BIO_L9P_T1L_N4_AD12P_64AJ9
PL_DDR4_ACT_BIO_L8P_T1L_N2_AD5P_64AM9
PL_DDR4_CS_BIO_L17N_T2U_N9_AD10N_64AN4
PL_DDR4_CKEIO_L6N_T0U_N11_AD6N_64AK10
PL_DDR4_OTDIO_L9N_T1L_N5_AD12N_64AK9
PL_DDR4_BG0IO_L3P_T0L_N4_AD15P_64AL10
PL_DDR4_CLK_NIO_L13N_T2L_N1_GC_QBC_64AL5
PL_DDR4_CLK_PIO_L13P_T2L_N0_GC_QBC_64AL6
PL_DDR4_RSTIO_L14N_T2L_N3_GC_64AM5

表2-3-3 PL端DDR4 DRAM引脚分配

QSPI Flash ​

ACU9EG核心板配有2片256MBit大小的Quad-SPI FLASH芯片组成8位带宽数据总线，FLASH型号为MT25QU256ABA1EW9-0SIT，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括FPGA的bit文件、ARM的应用程序代码以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。
位号芯片类型容量厂家
U2,U3MT25QU256ABA1EW9-0SIT256M bitMicron

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。为图4-1为QSPI Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+芯片与两个QSPI Flash（MT25QU256）之间的连接示意图。ZYNQ芯片的BANK500部分通过QSPI0_CS、QSPI0_SCK和QSPI0_D0~QSPI0_D4与U2上的QSPI Flash连接，而QSPI1_CS、QSPI1_SCK和QSPI1_D0~QSPI1_D4则连接到U3上的QSPI Flash。该图在文档中用于说明QSPI Flash在系统设计中的配置和连接方式，帮助读者理解QSPI Flash与ZYNQ芯片之间的接口配置。

图2-4-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MIO5_QSPI0_SS_BPS_MIO5_500AM15
MIO0_QSPI0_SCLKPS_MIO0_500AF16
MIO1_QSPI0_IO1PS_MIO1_500AJ16
MIO1_QSPI0_IO2PS_MIO2_500AD16
MIO1_QSPI0_IO3PS_MIO3_500AG16
MIO1_QSPI0_IO0PS_MIO4_500AH16
MIO7_QSPI1_SS_BPS_MIO7_500AD17
MIO12_QSPI1_SCLKPS_MIO12_500AJ17
MIO8_QSPI1_IO0PS_MIO8_500AE17
MIO8_QSPI1_IO1PS_MIO9_500AP15
MIO8_QSPI1_IO2PS_MIO10_500AH17
MIO8_QSPI1_IO3PS_MIO11_500AF17

表2-4-2 QSPI Flash引脚分配

eMMC Flash ​

ACU9EG核心板配有一片大容量的32GB大小的eMMC FLASH芯片，型号为MTFC32GAKAJCN-4M，它支持JEDEC e-MMC V5.0标准的HS-MMC接口，电平支持1.8V或者3.3V。eMMC FLASH和ZYNQ连接的数据宽度为8bit。由于eMMC FLASH的大容量和非易失特性，在ZYNQ系统使用中，它可以作为系统大容量的存储设备，比如存储ARM的应用程序、系统文件以及其它的用户数据文件。eMMC FLASH的具体型号和相关参数见表2-5-1。

位号芯片类型容量厂家
U19MTFC32GAKAJCN-4M32G ByteMicron

表2-5-1 eMMC Flash的型号和参数

eMMC FLASH连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。为图2-5-1为eMMC Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+与eMMC Flash之间的连接示意图。ZYNQ UltraScale+的BANK500通过MMC_CCLK、MMC_CMD和MMC_DAT0~MMC_DAT7与eMMC Flash（MTFC32GAKAJCN-4M）相连。该图在上下文中用于说明eMMC Flash连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上，并在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。

图2-5-1 eMMC Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MMC_CCLKPS_MIO22_500AD20
MMC_CMDPS_MIO21_500AF18
MMC_DAT0PS_MIO13_500AK17
MMC_DAT1PS_MIO14_500AL16
MMC_DAT2PS_MIO15_500AN16
MMC_DAT3PS_MIO16_500AM16
MMC_DAT4PS_MIO17_500AP16
MMC_DAT5PS_MIO18_500AE18
MMC_DAT6PS_MIO19_500AL17
MMC_DAT7PS_MIO20_500AD18
MMC_CCLKPS_MIO22_500AD20

表2-5-2 eMMC Flash引脚分配

时钟配置 ​

核心板上分别为PS系统, PL逻辑部分提供了参考时钟和RTC实时时钟，使PS系统和PL逻辑可以单独工作。时钟电路设计的示意图如下图2-6-1所示：

图片展示了一个时钟电路设计的示意图，其中ZYNQ UltraScale+芯片的BANK503和BANK64分别连接到无源晶振Y1和X1，以及差分时钟G1。无源晶振Y1提供32.768KHz的实时时钟源，而X1晶振提供33.333MHz的时钟输入。该图在文档中用于说明核心板时钟源的配置，帮助读者理解时钟电路的设计和信号分配。

图 2-6-1 核心板时钟源

PS系统RTC实时时钟

核心板上的无源晶体Y1为PS系统的提供32.768KHz的实时时钟源。晶体连接到ZYNQ芯片的BANK503的PS_PADI_503和PS_PADO_503的管脚上。其原理图如图2-6-2所示：

图片展示了一个电路原理图，其中PS_PADI_503和PS_PADO_503引脚分别连接到V21和V22，通过电阻R23和电容C4连接到32.768KHZ的无源晶振。该电路用于实现RTC的无源晶振配置。在上下文中，这张图片是描述时钟配置的一部分，具体展示了PS系统时钟源的连接方式，为后续的时钟配置提供了直观的电路图参考。

图2-6-2 RTC的无源晶振

时钟引脚分配：

信号名称引脚
PS_PADI_503V21
PS_PADO_503V22

表2-6-1 RTC时钟引脚分配

PS系统时钟源

核心板上的X1晶振为PS部分提供33.333MHz的时钟输入。时钟的输入连接到ZYNQ芯片的BANK503的PS_REF_CLK_503的管脚上。其原理图如图2-6-3所示：

图片内容：该图展示了PS部分的有源晶振电路，包括PS_REF_CLK信号、电阻R3、有源晶振X1及其引脚连接，以及电容C3。有源晶振X1的引脚3连接到PS_REF_CLK信号，引脚2接地，引脚1和4分别连接电源VCCO_PSIO和地GND。电阻R3连接在PS_REF_CLK信号和X1的引脚3之间。 图片作用：该图在文档中用于说明时钟配置部分，具体展示了PS部分的有源晶振电路，帮助读者理解时钟输入连接到ZYNQ芯片的PS_REF_CLK_503管脚的原理。

图2-6-3 PS部分的有源晶振

时钟引脚分配：

信号名称引脚
PS_REF_CLKU24

表2-6-2 PS时钟引脚分配

PL系统时钟源

板上提供了一个差分200MHz的PL系统时钟源，用于DDR4控制器的参考时钟。晶振输出连接到PL BANK64的全局时钟(MRCC)，这个全局时钟可以用来驱动FPGA内的DDR4控制器和用户逻辑电路。该时钟源的原理图如图2-6-4所示

图片内容：该电路图展示了PL系统时钟源的原理图，包括一个200MHz的晶振、一个PLL（锁相环）电路、以及相关的电容和电阻元件。电路中还标注了PL_CLK0_P和PL_CLK0_N两个时钟引脚，分别连接到AL8和AL7引脚。图片中还标有“200MHz”字样，表示晶振的频率。 图片作用：该电路图在文档中用于说明晶振输出连接到PL BANK64的全局时钟（MRCC），并可以驱动FPGA内的DDR4控制器和用户逻辑电路。图2-6-4展示了时钟源的原理图，帮助读者理解时钟配置的具体实现方式。

图2-6-4 PL系统时钟源

PL时钟引脚分配：

信号名称引脚
PL_CLK0_PAL8
PL_CLK0_NAL7

表2-6-3 PL时钟引脚分配

电源 ​

ACU9EG核心板供电电压为+12V，通过连接底板给核心板供电。核心板上通过2个MYMGM1R824电源芯片并联实现50A的电流为XCZU9EG提供核心电源0.85V, 另外使用一个PMIC芯片TPS6508640产生XCZU9EG芯片所需要的其它所有电源，TPS6508640电源设计请参考电源芯片手册，设计框图如下：

图片内容：该图展示了TPS6508640电源设计框图，包括多个电压输出节点，如0.85V、1.2V、1.8V等，以及与Xilinx Zynq UltraScale+ ZU2CG-ZU9EG核心板的连接。图中还标注了多个电源模块和接口，如BUCK1至BUCK6、SW1至SW4等，以及DDR Memory和Peripherals等部分。 图片作用：此图在文档中用于说明TPS6508640电源芯片的设计框图，为读者提供电源设计的详细信息，帮助理解电源模块与核心板之间的连接关系。

图2-7-1 TPS6508640电源设计框图

结构图 ​

图片内容：该图展示了一块电路板的正面视图，电路板尺寸为80.0 mm x 70.0 mm，板上标注了多个关键尺寸，如60.0 mm、50.0 mm、3.175 mm等。电路板上分布着多个电子元件，包括芯片、电阻、电容等，布局紧凑且有序。 图片作用：该图是AXU9EGB开发板的正面视图，与上下文中的“结构图”标题相对应，直观地展示了开发板的整体布局和关键元件，帮助读者更好地理解开发板的结构和设计。

图2-8-1 正面图（Top View）

连接器管脚定义 ​

核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J29~J32）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。

J29连接器

J29连接BANK66,BANK67的IO和BANK228的GTH信号；BANK66,67的电平标准由底板的VCCO_66，VCCO_67电源决定，默认底板提供+1.8V。

J29管脚信号名称引脚号J29管脚信号名称引脚号
1--2--
3B66_L3_PAA114B67_L1_PW12
5B66_L3_NAA106B67_L1_NW11
7B66_L2_PAB118B66_L7_PAC7
9B66_L2_NAB1010B66_L7_NAC6
11GND-12GND-
13B66_L5_NAA1214B66_L8_PAB8
15B66_L5_PY1216B66_L8_NAC8
17B67_L2_NR1318B66_L1_NAC11
19B67_L2_PT1320B66_L1_PAC12
21GND-22GND-
23B66_L19_PAC224B66_L11_NY7
25B66_L19_NAC126B66_L11_PY8
27B67_L16_PN928B67_L6_PU11
29B67_L16_NN830B67_L6_NT11
31GND-32GND-
33B67_L19_NK1634B66_L14_NAA5
35B67_L19_PL1636B66_L14_PY5
37B66_L9_PW738B66_L21_PAA2
39B66_L9_NW640B66_L21_NAA1
41GND-42GND-
43B67_L8_PV644B67_L21_NN12
45B67_L8_NU646B67_L21_PP12
47B67_L5_PV1248B67_L24_NK15
49B67_L5_NV1150B67_L24_PL15
51GND-52GND-
53B66_L22_NY154B66_L13_PY4
55B66_L22_PY256B66_L13_NY3
57B66_L24_NW158B67_L4_PT12
59B66_L24_PW260B67_L4_NR12
61GND-62GND-
63B67_L20_PM1564B67_L22_PN13
65B67_L20_NM1466B67_L22_NM13
67B67_L23_NK1368B67_L17_PM11
69B67_L23_PL1370B67_L17_NL11
71GND-72GND-
73B67_L7_NV774B67_L13_PP11
75B67_L7_PV876B67_L13_NN11
77B67_L9_PU978B66_L23_NV1
79B67_L9_NU880B66_L23_PV2
81GND-82GND-
83B67_L18_PL1284B67_L12_PT8
85B67_L18_NK1286B67_L12_NR8
87B67_L10_PT788B67_L14_PP10
89B67_L10_NT690B67_L14_NP9
91GND-92GND-
93228_RX1_NP194228_RX0_NT1
95228_RX1_PP296228_RX0_PT2
97GND-98GND-
99228_TX1_NP5100228_TX0_NR3
101228_TX1_PP6102228_TX0_PR4
103GND-104GND-
105228_RX3_NL3106228_RX2_NM1
107228_RX3_PL4108228_RX2_PM2
109GND-110GNDD1
111228_TX3_NM5112228_TX2_NN3
113228_TX3_PM6114228_TX2_PN4
115GND-116GND-
117228_CLK0_NL7118228_CLK1_NJ7
119228_CLK0_PL8120228_CLK1_PJ8

表2-9-1 J29连接器引脚分配

J30连接器

J30连接BANK505 MGT的收发器信号，PS的MIO，VCCO_66，VCCO_67和+12V电源。PS的MIO的电平为1.8V标准

J30管脚信号名称引脚号J30管脚信号名称引脚号
1505_TX0_PAB292505_CLK0_PAA27
3505_TX0_NAB304505_CLK0_NAA28
5GND-6GND-
7505_RX0_PAB338505_TX3_PV29
9505_RX0_NAB3410505_TX3_NV30
11GND-12GND-
13505_CLK1_PW2714505_TX2_PW31
15505_CLK1_NW2816505_TX2_NW32
17GND-18GND-
19505_RX2_NY3420505_CLK2_PU27
21505_RX2_PY3322505_CLK2_NU28
23GND-24GND-
25505_RX3_PV3326505_RX1_NAA32
27505_RX3_NV3428505_RX1_PAA31
29GND-30GND-
31505_CLK3_PU3132505_TX1_NY30
33505_CLK3_NU3234505_TX1_PY29
35GND-36GND-
37PS_MIO26P2138USB_STPG23
39PS_MIO35P2240USB_DIRE23
41GND-42GND-
43PS_MIO28N2144USB_CLKF22
45PS_MIO37N2246USB_NXTB23
47PS_MIO39N2348USB_DATA0C23
49PS_MIO27M2150USB_DATA1A23
51GND-52GND-
53PS_MIO40M2354USB_DATA2F23
55PS_MIO30L2156USB_DATA3B24
57PS_MIO34L2258USB_DATA4E24
59PS_MIO29K2260USB_DATA5C24
61GND-62GND-
63PS_MIO31J2264USB_DATA6G24
65PS_MIO32H2266USB_DATA7D24
67PS_MIO42M2468PHY1_MDCH25
69PS_MIO36K2370PHY1_MDIOF25
71GND-72GND-
73PS_MIO33H2374PHY1_TXD0A26
75PS_MIO38L2376PHY1_TXD1A27
77PS_MIO43K2478PHY1_TXD2B25
79PS_MIO41J2480PHY1_TXD3B26
81GND-82GND-
83PS_MIO44N2484PHY1_TXCKA25
85SD_CDP2486PHY1_TXCTLB27
87SD_D0J2588PHY1_RXD3G25
89SD_D3K2590PHY1_RXD2H24
91GND-92GND-
93SD_D1L2594PHY1_RXD1E25
95SD_D2M2596PHY1_RXD0C27
97SD_CLKN2598PHY1_RXCTLD25
99SD_CMDP25100PHY1_RXCKC26
101GND-102GND-
103VCCO_66-104VCCO_67-
105VCCO_66-106VCCO_67-
107GND-108GND-
109+12V-110+12V-
111+12V-112+12V-
113+12V-114+12V-
115+12V-116+12V-
117+12V-118+12V-
119+12V-120+12V-

表2-9-2 J30连接器引脚分配

J31连接器

J31连接BANK44,BANK50, BANK66,BANK67的IO，BANK25,BANK26，BANK66的IO和BANK505 MGT的收发器信号。BANK66,67的电平标准由底板的VCCO_66，VCCO_67电源决定，默认底板提供+1.8V。

J31管脚信号名称引脚号J31管脚信号名称引脚号
2FPGA_TCKR25
3POWER_SW-4FPGA_TMSR24
5PS_MODE3R236FPGA_TDOT25
7PS_MODE2T238FPGA_TDIU25
9GND-10GND-
11PS_MODE1R2212VBAT_IN-
13PS_MODE0T2214PS_POR_BV23
15PS_ERROR_STATUSR2116FPGA_DONEW21
17PS_ERROR_OUTT2118GND-
19GND-20GND-
21B44_L5_PAK1522B50_L11_NG16
23B44_L5_NAK1424B50_L11_PH16
25B50_L9_PG1526B50_L12_PJ16
27B50_L9_NG1428B50_L12_NJ15
29GND-30GND-
31B44_L12_PAE1532B50_L10_NH14
33B44_L12_NAE1434B50_L10_PJ14
35B44_L7_PAH1436B44_L8_PAJ15
37B44_L7_NAH1338B44_L8_NAJ14
39GND-40GND-
41B44_L11_NAG1542B44_L6_PAK13
43B44_L11_PAF1544B44_L6_NAL12
45B44_L1_NAP1446B44_L2_NAN13
47B44_L1_PAN1448B44_L2_PAM14
49GND-50GND-
51B44_L3_NAP12---
53B44_L3_PAN12---
55B44_L4_NAM13---
57B44_L4_PAL13---
59GND-60GND-
61B44_L10_PAG14---
63B44_L10_NAG13---
65B50_L8_NG1366B44_L9_NAF13
67B50_L8_PH1368B44_L9_PAE13
69GND-70GND-
71B50_L7_NH1272B50_L6_PF12
73B50_L7_PJ1274B50_L6_NF11
75--76B50_L5_NG11
77--78B50_L5_PH11
79GND-80GND-
81B50_L2_PH1082B50_L1_PJ11
83B50_L2_NG1084B50_L1_NJ10
85B50_L3_NE1086B50_L4_PD11
87B50_L3_PF1088B50_L4_ND10
89GND-90GND-
91B66_L17_PV492B66_L15_PW5
93B66_L17_NV394B66_L15_NW4
95B66_L12_PAA796B66_L16_NAC4
97B66_L12_NAA698B66_L16_PAB4
99GND-100GND-
101B66_L10_PAB6102B66_L20_NAC3
103B66_L10_NAB5104B66_L20_PAB3
105B66_L4_PAB9106B67_L15_PM10
107B66_L4_NAC9108B67_L15_NL10
109GND-110GND-
111B66_L6_PY10112B67_L3_PU10
113B66_L6_NY9114B67_L3_NT10
115B66_L18_PU5116B67_L11_PR10
117B66_L18_NU4118B67_L11_NR9
119GND-120GND-

表2-9-3 J31连接器引脚分配

J32连接器的引脚分配

J32连接BANK47, 48，49的IO和BANK128,129,130的收发器信号。

J32管脚信号名称引脚号J32管脚信号名称引脚号
1B48_L5_PG182B48_L10_NB19
3B48_L5_NG194B48_L10_PB18
5B48_L11_PC186B49_L9_NA12
7B48_L11_NC198B49_L9_PA13
9GND-10GND-
11B49_L8_NB1312B47_L12_NA20
13B49_L8_PC1314B47_L12_PB20
15B47_L11_NA2216B49_L4_NA15
17B47_L11_PA2118B49_L4_PB15
19GND-20GND-
21--22--
23--24--
25--26B49_L10_NB12
27--28B49_L10_PC12
29--30--
31GND-32GND-
33130_RX3_NB3434130_TX2_NB30
35130_RX3_PB3336130_TX2_PB29
37GND-38GND-
39130_TX3_NA3240130_RX2_NC32
41130_TX3_PA3142130_RX2_PC31
43GND-44GND-
45130_RX0_NE3246130_RX1_ND34
47130_RX0_PE3148130_RX1_PD33
49GND-50GND-
51130_TX0_NF3052130_TX1_ND30
53130_TX0_PF2954130_TX1_PD29
55GND-56GND-
57130_CLK0_NG2858130_CLK1_NE28
59130_CLK0_PG2760130_CLK1_PE27
61GND-62GND-
63129_TX3_NG3264129_RX3_NF34
65129_TX3_PG3166129_RX3_PF33
67GND-68GND-
69129_RX1_NK3470129_TX2_NH30
71129_RX1_PK3372129_TX2_PH29
73GND-74GND-
75129_TX1_NJ3276129_RX2_NH34
77129_TX1_PJ3178129_RX2_PH33
79GND-80GND-
81129_RX0_NL3282129_TX0_NK30
83129_RX0_PL3184129_TX0_PK29
85GND-86GND-
87129_CLK0_NL2888129_CLK1_NJ28
89129_CLK0_PL2790129_CLK1_PJ27
91GND-92GND-
93128_TX3_NM3094128_RX3_NM34
95128_TX3_PM2996128_RX3_PM33
97GND-98GND-
99128_TX2_NP30100128_RX1_PP33
101128_TX2_PP29102128_RX1_NP34
103GND-104GND-
105128_TX0_NT30106128_RX0_PT33
107128_TX0_PT29108128_RX0_NT34
109GND-110GND-
111128_TX1_NR32112128_RX2_PN31
113128_TX1_PR31114128_RX2_NN32
115GND-116GND-
117128_CLK0_NR28118128_CLK1_PN27
119128_CLK0_PR27120128_CLK1_NN28

表2-9-4 J32连接器引脚分配

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • 1路M.2接口
  • 1路DP输出接口
  • 4路USB3.0接口
  • 2路千兆以太网接口
  • 2路USB Uart接口
  • 1路Micro SD卡座
  • 1路MIPI摄像头接口
  • 1路FMC扩展口
  • 2路CAN通信接口
  • 2路485通信接口
  • JTAG调试口
  • 1路40针扩展口
  • 1路温度传感器
  • 1路EEPROM
  • 1路RTC实时时钟；
  • 2个用户LED灯
  • 2个用户按键

M.2接口 ​

AXU9EGB开发板配备了一个PCIE x1标准的M.2接口，用于连接M.2的SSD固态硬盘，通信速度高达6Gbps。M.2接口使用M key插槽，只支持PCI-E, 不支持SATA，用户选择SSD固态硬盘的时候需要选择PCIE类型的SSD固态硬盘。

PCIE信号直接跟ZU9EG的BANK505 PS MGT收发器相连接，1路TX信号和RX信号都是以差分信号方式连接到MGT的LANE1。PCIE的时钟由Si5332芯片提供，频率为100Mhz, M.2电路设计的示意图如下图3-2-1所示:

图片展示了一个M.2接口的电路设计示意图，其中ZYNQ UltraScale+芯片通过BANK 505 MGT模块连接到Si5332芯片，提供PCIE的时钟信号。PCIE数据发送和接收信号通过PCIE_TX_P、PCIE_TX_N、PCIE_RX_P和PCIE_RX_N引脚传输，而PCIE参考时钟信号通过505_PCIE_REFCLK_P和505_PCIE_REFCLK_N引脚提供。此外，PCIE复位信号通过PCIE_RSTN_MIO37引脚进行控制。该电路设计图在文档中用于说明M.2接口的PCIE信号传输和时钟同步机制。

图3-2-1 M.2接口设计示意图

M.2接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
PCIE_TX_P505_TX0_PAB29PCIE数据发送正
PCIE_TX_N505_TX0_NAB30PCIE数据发送负
PCIE_RX_P505_RX0_PAB33PCIE数据接收正
PCIE_RX_N505_RX0_NAB34PCIE数据接收负
505_PCIE_REFCLK_P505_CLK0_PAA27PCIE参考时钟正
505_PCIE_REFCLK_N505_CLK0_NAA28PCIE参考时钟负
PCIE_RSTN_MIO37PS_MIO37N22PCIE复位信号

表3-2-1 M.2接口引脚分配

DP显示接口 ​

AXU9EGB开发板带有1路mini DisplayPort输出显示接口，用于视频图像的显示。接口支持VESA DisplayPort V1.2a 输出标准，最高支持4K x 2K@30Fps输出，支持Y-only, YCbCr444, YCbCr422, YCbCr420和RGB视频格式，每种颜色支持6, 8, 10, 或者12位。

DisplayPort数据传输通道直接用ZU9EG的BANK505 PS MGT驱动输出，MGT的LANE2和LANE3 TX信号以差分信号方式连接到DP连接器。DisplayPort辅助通道连接到PS的MIO管脚上。DP输出接口设计的示意图如下图3-3-1所示:

图片展示了ZYNQ UltraScale+开发板的DisplayPort接口设计示意图。图中，ZYNQ UltraScale+的BANK505 MGT模块通过GT0_DP_TX_P和GT0_DP_TX_N、GT1_DP_TX_P和GT1_DP_TX_N等信号输出DisplayPort数据，而GT0_DP_TX_C_P和GT0_DP_TX_C_N、GT1_DP_TX_C_P和GT1_DP_TX_C_N则用于差分信号传输。此外，DisplayPort辅助通道连接到PS的MIO管脚上。图片在文档中用于直观展示DisplayPort接口的硬件连接和信号传输方式，帮助读者更好地理解接口设计。

图3-3-1 DP接口设计示意图

DisplayPort接口ZYNQ引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
GT0_DP_TX_P505_TX3_PV29DP数据低位发送正
GT0_DP_TX_N505_TX3_NV30DP数据低位发送负
GT1_DP_TX_P505_TX2_PW31DP数据高位发送正
GT1_DP_TX_N505_TX2_NW32DP数据高位发送负
505_DP_CLKP505_CLK2_PU27DP参考时钟正
505_DP_CLKN505_CLK2_NU28DP参考时钟负
DP_AUX_OUTPS_MIO27M21DP辅助数据输出
DP_AUX_INPS_MIO30L21DP辅助数据输入
DP_OEPS_MIO29K22DP辅助数据输出使能
DP_HPDPS_MIO28N21DP插入信号检测

表3-3-1 DP接口引脚分配

USB3.0接口 ​

AXU9EGB扩展板上有4个USB3.0接口，支持HOST工作模式，数据传输速度高达5.0Gb/s。USB3.0通过PIPE3接口连接，USB2.0通过ULPI接口连接外部的USB3320C芯片，实现高速的USB3.0和USB2.0的数据通信。

USB接口为扁型USB接口(USB Type A)，方便用户同时连接不同的USB Slave外设(比如USB鼠标，键盘或U盘）。USB3.0连接的示意图如3-4-1所示：

图片展示了AXU9EGB扩展板上的USB3.0接口示意图，其中ZYNQ UltraScale+芯片通过USB_PHY（USB3320C）与USB3.0 HUB（GL3523T）连接，USB3.0接口通过PIPE3接口连接，USB2.0通过ULPI接口连接外部的USB3320C芯片。图片详细标注了USB接口的引脚分配，包括USB_CLK、USB_STP、USB_NXT、USB_DIR等信号线，以及USB_DATA0至USB_DATA7、USB_RESET_N等数据线。图片在文档中用于直观展示USB3.0接口的连接方式和引脚分配，帮助用户更好地理解USB3.0和USB2.0的数据通信机制。

图3-4-1 USB3.0接口示意图

USB接口引脚分配：

信号名称引脚名引脚号备注
USB_SSTXP505_TX1_PY29USB3.0数据发送正
USB_SSTXN505_TX1_NY30USB3.0数据发送负
USB_SSRXP505_RX1_PAA31USB3.0数据接收正
USB_SSRXN505_RX1_NAA32USB3.0数据接收负
USB_DATA0PS_MIO56C23USB2.0数据Bit0
USB_DATA1PS_MIO57A23USB2.0数据Bit1
USB_DATA2PS_MIO54F23USB2.0数据Bit2
USB_DATA3PS_MIO59B24USB2.0数据Bit3
USB_DATA4PS_MIO60E24USB2.0数据Bit4
USB_DATA5PS_MIO61C24USB2.0数据Bit5
USB_DATA6PS_MIO62G24USB2.0数据Bit6
USB_DATA7PS_MIO63D24USB2.0数据Bit7
USB_STPPS_MIO58G23USB2.0停止信号
USB_DIRPS_MIO53E23USB2.0数据方向信号
USB_CLKPS_MIO52F22USB2.0时钟信号
USB_NXTPS_MIO55B23USB2.0下一数据信号
USB_RESET_NPS_MIO32H22USB2.0复位信号

表3-4-1 USB3.0接口引脚分配

千兆以太网接口 ​

AXU9EGB扩展板上有2路千兆以太网接口，1路连接到PS端，另1路连接到PL端。以太网芯片采用景略半导体的工业级以太网GPHY芯片（JL2121-N040I）为用户提供网络通信服务。PS端的以太网PHY芯片是连接到ZYNQ的PS端BANK502的MIO接口上。PL端的以太网PHY芯片是连接到BANK66 的IO上。JL2121芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟MPSOC系统的MAC层进行数据通信。JL2121D支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

JL2121上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-5-1描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
RXD3_ADR0
RXC_ADR1
RXCTL_ADR2		MDIO/MDC 模式的PHY地址PHY Address 为 001
RXD1_TXDLYTX时钟2ns延时延时
RXD0_RXDLYRX时钟2ns延时延时

表3-5-1 GPHY芯片默认配置值

当网络连接到千兆以太网时，MPSOC和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，MPSOC和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图3-5-1为ZYNQ以太网PHY芯片连接示意图:

图片展示了ZYNQ UltraScale+与GPHY芯片JL2121的连接示意图。ZYNQ UltraScale+通过RGMII总线与两个GPHY芯片进行通信，每个GPHY芯片分别连接到J8和J52端口。图中还标注了RGMII TX和RGMII RX信号的传输方向。此图在文档中用于说明ZYNQ与GPHY芯片的连接方式，帮助读者理解数据传输路径和时钟同步机制。

图3-5-1 ZYNQ与GPHY连接示意图

PS千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY1_TXCKPS_MIO64A25以太网1RGMII 发送时钟
PHY1_TXD0PS_MIO65A26以太网1发送数据bit０
PHY1_TXD1PS_MIO66A27以太网1发送数据bit1
PHY1_TXD2PS_MIO67B25以太网1发送数据bit2
PHY1_TXD3PS_MIO68B26以太网1发送数据bit3
PHY1_TXCTLPS_MIO69B27以太网1发送使能信号
PHY1_RXCKPS_MIO70C26以太网1RGMII接收时钟
PHY1_RXD0PS_MIO71C27以太网1接收数据Bit0
PHY1_RXD1PS_MIO72E25以太网1接收数据Bit1
PHY1_RXD2PS_MIO73H24以太网1接收数据Bit2
PHY1_RXD3PS_MIO74G25以太网1接收数据Bit3
PHY1_RXCTLPS_MIO75D25以太网1接收数据有效信号
PHY1_MDCPS_MIO76H25以太网1MDIO管理时钟
PHY1_MDIOPS_MIO77F25以太网1MDIO管理数据

表3-5-2 PS千兆以太网引脚分配

PL千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY2_TXCKB66_L17_NV3以太网2 RGMII 发送时钟
PHY2_TXD0B66_L4_NAC9以太网2发送数据bit０
PHY2_TXD2B66_L10_NAB5以太网2发送数据bit1
PHY2_TXD1B66_L4_PAB9以太网2发送数据bit2
PHY2_TXD3B66_L10_PAB6以太网2发送数据bit3
PHY2_TXCTLB66_L17_PV4以太网2发送使能信号
PHY2_RXCKB66_L12_PAA7以太网2 RGMII接收时钟
PHY2_RXD0B66_L18_NU4以太网2接收数据Bit0
PHY2_RXD1B66_L18_PU5以太网2接收数据Bit1
PHY2_RXD2B66_L6_NY9以太网2接收数据Bit2
PHY2_RXD3B66_L6_PY10以太网2接收数据Bit3
PHY2_RXCTLB66_L12_NAA6以太网2接收数据有效信号
PHY2_MDCB67_L15_PM10以太网2 MDIO管理时钟
PHY2_MDIOB67_L15_NL10以太网2 MDIO管理数据
PHY2_RESETB67_L11_NR9以太网2复位信号

表3-5-3 PL千兆以太网引脚分配

USB Uart接口 ​

AXU9EGB扩展板上配备了2个Uart转USB接口，1个连接到PS端，一个连接到PL端。转换芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用USB线将它连接到上PC的USB口进行串口数据通信。USB Uart电路设计的示意图如下图所示:

图片展示了USB转串口电路设计的示意图，其中ZYNQ UltraScale+芯片通过PS_UART_TX和PS_UART_RX引脚与UART-USB模块连接，实现数据传输。电路中还包含电平转换模块U21，用于信号转换。图中还标注了Mini USB接口J10和J14，用于连接外部设备。该电路设计图在文档中用于说明USB转串口的硬件连接关系，帮助读者理解ZYNQ与UART-USB模块之间的数据传输路径。

图3-6-1 USB转串口示意图

USB转串口的ZYNQ引脚分配：

信号名称引脚名引脚号备注
PS_UART_TXPS_MIO43K24PS Uart数据输出
PS_UART_RXPS_MIO42M24PS Uart数据输入
PL_UART_TXB50_L4_ND10PL Uart数据输出
PL_UART_RXB50_L4_PD11PL Uart数据输入

表3-6-1 USB转串口引脚分配

SD卡槽 ​

AXU9EGB扩展板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于存储ZU9EG芯片的BOOT程序，Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZU9EG的PS BANK501的IO信号相连，因为501的VCCIO设置为1.8V，但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。ZU9EG PS和SD卡连接器的原理图如图3-7-1所示。

图片展示了ZYNQ UltraScale+ BANK 501与TXS02612之间的SD卡连接示意图。ZYNQ UltraScale+ BANK 501通过SD_CMD、SD_CLK、SD_CD和SD_D0-D3引脚与TXS02612进行通信，而TXS02612则通过D0-D3、CLK和CMD引脚与SD卡连接。图片中的蓝色方框标注了ZYNQ UltraScale+ BANK 501，绿色方框标注了TXS02612，右侧还展示了SD卡的实物图。这张图在上下文中用于说明SD卡槽的引脚分配和连接方式，帮助用户理解SD卡与开发板之间的通信接口。

图3-7-1 SD卡连接示意图

SD卡槽引脚分配

信号名称引脚名引脚号备注
SD_CMDSD_CMDP25SD时钟信号
SD_CDSD_CDP24SD命令信号
SD_D0SD_D0J25SD数据Data0
SD_D1SD_D1L25SD数据Data1
SD_D2SD_D2M25SD数据Data2
SD_D3SD_D3K25SD数据Data3
SD_CMDSD_CMDP25SD卡检测信号

表3-7-1 SD卡引脚分配

光纤接口 ​

AXU9EGB扩展板上有2路光纤接口，用户可以购买SFP光模块(市场上1.25G，2.5G，10G光模块）插入到这2个光纤接口中进行光纤数据通信。2路光纤接口分别跟ZYNQ的BANK228的GTH收发器的2路RX/TX相连接，每路TX发送和RX接收数据速率高达12.5Gb/s。GTH收发器的参考时钟由底板的125M差分晶振G1提供。

ZYNQ Ultrascale+和光纤设计示意图如下图3-8-1所示:

图片内容：该图展示了ZYNQ Ultrascale+和光纤接口的连接示意图。图中，ZYNQ Ultrascale+的BANK228和BANK50分别连接到SFP+1和SFP+2，通过光纤接口进行数据传输。每路光纤接口的TX和RX信号分别用箭头标注，显示了数据的发送和接收路径。右侧的实物图展示了SFP+模块的外观。 图片作用：该图在文档中用于说明ZYNQ Ultrascale+和光纤接口的连接方式，帮助读者理解2路光纤接口与ZYNQ的BANK228和BANK50之间的数据传输关系。

图3-8-1 光纤设计示意图

2路光纤接口ZYNQ引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
SFP1_TX_N228_TX2_NN3光模块1数据发送负
SFP1_TX_P228_TX2_PN4光模块1数据发送正
SFP1_RX_N228_RX2_NM1光模块1数据接收负
SFP1_RX_P228_RX2_PM2光模块1数据接收正
SFP2_TX_N228_TX0_NR3光模块2数据发送负
SFP2_TX_P228_TX0_PR4光模块2数据发送正
SFP2_RX_N228_RX0_NT1光模块2数据接收负
SFP2_RX_P228_RX0_PT2光模块2数据接收正
SFP1_TX_DISB50_L8_NG13光模块1光发射禁止，高有效
SFP2_TX_DISB50_L7_NH12光模块2光发射禁止，高有效
SFP1_LOSSB50_L8_PH13光模块1接收LOSS检测信号
SFP2_LOSSB50_L7_PJ12光模块2接收LOSS检测信号

表3-8-1 光纤引脚分配

CAN通信接口 ​

AXU9EGB扩展板上有2路CAN通信接口，连接在PS系统端BANK501的MIO接口上。CAN收发芯片选用了TI公司的SN65HVD232C芯片为用户CAN通信服务。

图3-9-1为PS端CAN收发芯片的连接示意图

图片展示了ZYNQ UltraScale+开发板上PS端CAN收发芯片的连接示意图。图中，ZYNQ UltraScale+通过PS_CAN1_TX和PS_CAN1_RX与SN65HVD232芯片连接，而PS_CAN2_TX和PS_CAN2_RX则连接到另一个SN65HVD232芯片。该图详细标注了CAN通信引脚的分配，包括CAN1发送端和接收端以及CAN2发送端和接收端的引脚名和引脚号。此图在文档中用于说明PS端CAN收发芯片的连接方式，帮助读者理解CAN通信接口的具体实现。

图3-9-1 PS端CAN收发芯片的连接示意图

CAN通信引脚分配如下：

信号名称引脚名引脚号备注
PS_CAN1_TXPS_MIO39N23CAN1 发送端
PS_CAN1_RXPS_MIO38L23CAN1 接收端
PS_CAN2_TXPS_MIO40M23CAN2 发送端
PS_CAN2_RXPS_MIO41J24CAN2 接收端

表3-9-1 PS端CAN引脚分配

485通信接口 ​

AXU9EGB扩展板上有2路485通信接口， 485通信端口连接在PL端BANK43,45的IO接口上。485收发芯片选用MAXIM公司的MAX3485芯片为用户485通信服务。

图3-10-1为PL端485收发芯片的连接示意图

图片展示了PL端485通信接口的连接示意图，其中U1和U60分别连接了MAX3485芯片，通过引脚分配表中的信号名称、引脚名和引脚号详细标注了485通信的各个引脚。图中还显示了与ZYNQ UltraScale+ BANK 44,50连接的引脚分配，以及与外部连接器的对应关系。该图在文档中用于说明PL端485收发芯片的连接方式，帮助读者理解485通信接口的具体实现。

图3-10-1 PL端485通信的连接示意图

RS485通信引脚分配如下：

信号名称引脚名引脚号备注
PL_485_TXD1B44_L10_NAG13第一路485发送端
PL_485_RXD1B44_L4_PAL13第一路485接收端
PL_485_DE1B44_L10_PAG14第一路485发送使能
PL_485_TXD2B50_L1_PJ11第二路485发送端
PL_485_RXD2B50_L5_NG11第二路485接收端
PL_485_DE2B50_L5_PH11第二路485发送使能

表3-10-1 PL端485通信引脚分配

MIPI接口 ​

扩展板上包含了一个MIPI摄像头接口，可以用来接我们的MIPI OV5640像头模块（AN5641）。MIPI接口15PIN的FPC连接器，为2个LANE的数据和1对时钟，连接到BANK67的差分IO管脚上; 其它的控制信号连接到BANK43的IO上。

图片展示了ZYNQ UltraScale+开发板的MIPI接口连接示意图。ZYNQ UltraScale+芯片的BANK 67和BANK 44分别连接到MIPI连接器的J23，通过MIPI_CLK_P/N、MIPI_LAN0_P/N、MIPI_LAN1_P/N等信号进行数据传输。同时，BANK 44还连接到摄像头的GPIO控制、时钟输入、I2C时钟和I2C数据。图片在上下文中用于说明MIPI接口的引脚分配和连接方式，帮助读者理解开发板的硬件接口设计。

图3-11-1 HDMI接口设计原理图

MIPI接口引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
MIPI_CLK_PB67_L1_PW12MIPI输入时钟正
MIPI_CLK_NB67_L1_NW11MIPI输入时钟负
MIPI_LAN0_PB67_L2_PT13MIPI输入的数据LANE0正
MIPI_LAN0_NB67_L2_NR13MIPI输入的数据LANE0负
MIPI_LAN1_PB67_L3_PU10MIPI输入的数据LANE1正
MIPI_LAN1_NB67_L3_NT10MIPI输入的数据LANE1负
CAM_GPIOB44_L6_PAK13摄像头的GPIO控制
CAM_CLKB44_L6_NAL12摄像头的时钟输入
CAM_SCLB44_L2_NAN13摄像头的I2C时钟
CAM_SDAB44_L2_PAM14摄像头的I2C数据

表3-11-1 HDMI接口引脚分配

FMC连接器 ​

AXU9EGB扩展板带有一个标准的FMC HPC的扩展口，可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。FMC扩展口包含36对差分IO信号和8对GTH收发器信号。

FMC扩展口的36对差分信号连接到ZYNQ Ultrascale+芯片的BANK66, 67的IO上，电平标准为1.8V，差分信号支持LVDS数据通信。8对GTH收发器信号连接到BANK129和BANK130。ZYNQ Ultrascale+和FMC连接器的原理图如图3-12-1所示。

图片展示了ZYNQ UltraScale+芯片与FMC连接器之间的连接示意图。ZYNQ UltraScale+芯片的BANK66和BANK67连接到FMC扩展口的36对差分信号，电平标准为1.8V，支持LVDS数据通信。BANK129和BANK130连接到8对GTH收发器信号。该图详细标注了各信号的名称和连接方向，帮助理解FMC连接器与ZYNQ UltraScale+芯片之间的信号传输关系。

图3-12-1 FMC连接器连接示意图

FMC连接器引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
FMC_GBTCLK0_M2C_P130_CLK0_PG27FMC收发器参考时钟0正
FMC_GBTCLK0_M2C_N130_CLK0_NG28FMC收发器参考时钟0负
FMC_GBTCLK1_M2C_P129_CLK0_PL27FMC收发器参考时钟1正
FMC_GBTCLK1_M2C_N129_CLK0_NL28FMC收发器参考时钟1负
FMC_DP0_C2M_P130_TX0_PF29FMC收发器数据发送0正
FMC_DP0_C2M_N130_TX0_NF30FMC收发器数据发送0负
FMC_DP1_C2M_P130_TX1_PD29FMC收发器数据发送1正
FMC_DP1_C2M_N130_TX1_ND30FMC收发器数据发送1负
FMC_DP2_C2M_P130_TX2_PB29FMC收发器数据发送2正
FMC_DP2_C2M_N130_TX2_NB30FMC收发器数据发送2负
FMC_DP3_C2M_P130_TX3_PA31FMC收发器数据发送3正
FMC_DP3_C2M_N130_TX3_NA32FMC收发器数据发送3负
FMC_DP4_C2M_P129_TX0_PK29FMC收发器数据发送4正
FMC_DP4_C2M_N129_TX0_NK30FMC收发器数据发送4负
FMC_DP5_C2M_P129_TX1_PJ31FMC收发器数据发送5正
FMC_DP5_C2M_N129_TX1_NJ32FMC收发器数据发送5负
FMC_DP6_C2M_P129_TX2_PH29FMC收发器数据发送6正
FMC_DP6_C2M_N129_TX2_NH30FMC收发器数据发送6负
FMC_DP7_C2M_P129_TX3_PG31FMC收发器数据发送7正
FMC_DP7_C2M_N129_TX3_NG32FMC收发器数据发送7负
FMC_DP0_M2C_P130_RX0_PE31FMC收发器数据接收0正
FMC_DP0_M2C_N130_RX0_NE32FMC收发器数据接收0负
FMC_DP1_M2C_P130_RX1_PD33FMC收发器数据接收1正
FMC_DP1_M2C_N130_RX1_ND34FMC收发器数据接收1负
FMC_DP2_M2C_N130_RX2_NC32FMC收发器数据接收2正
FMC_DP2_M2C_P130_RX2_PC31FMC收发器数据接收2负
FMC_DP3_M2C_P130_RX3_PB33FMC收发器数据接收3正
FMC_DP3_M2C_N130_RX3_NB34FMC收发器数据接收3负
FMC_DP4_M2C_P129_RX0_PL31FMC收发器数据接收4正
FMC_DP4_M2C_N129_RX0_NL32FMC收发器数据接收4负
FMC_DP5_M2C_P129_RX1_PK33FMC收发器数据接收5正
FMC_DP5_M2C_N129_RX1_NK34FMC收发器数据接收5负
FMC_DP6_M2C_P129_RX2_PH33FMC收发器数据接收6正
FMC_DP6_M2C_N129_RX2_NH34FMC收发器数据接收6负
FMC_DP7_M2C_P129_RX3_PF33FMC收发器数据接收7正
FMC_DP7_M2C_N129_RX3_NF34FMC收发器数据接收7负
FMC_CLK0_PB67_L14_PP10FMC参考第1路参考时钟P
FMC_CLK0_NB67_L14_NP9FMC参考第1路参考时钟N
FMC_CLK1_PB66_L13_PY4FMC参考第2路参考时钟P
FMC_CLK1_NB66_L13_NY3FMC参考第2路参考时钟N
FMC_LA00_CC_PB67_L12_PT8FMC参考第0路数据（时钟）P
FMC_LA00_CC_NB67_L12_NR8FMC参考第0路数据（时钟）N
FMC_LA01_CC_PB67_L13_PP11FMC参考第1路数据（时钟）P
FMC_LA01_CC_NB67_L13_NN11FMC参考第1路数据（时钟）N
FMC_LA02_PB67_L10_PT7FMC参考第2路数据P
FMC_LA02_NB67_L10_NT6FMC参考第2路数据N
FMC_LA03_PB67_L18_PL12FMC参考第3路数据P
FMC_LA03_NB67_L18_NK12FMC参考第3路数据N
FMC_LA04_PB67_L23_PL13FMC参考第4路数据P
FMC_LA04_NB67_L23_NK13FMC参考第4路数据N
FMC_LA05_PB67_L22_PN13FMC参考第5路数据P
FMC_LA05_NB67_L22_NM13FMC参考第5路数据N
FMC_LA06_PB67_L17_PM11FMC参考第6路数据P
FMC_LA06_NB67_L17_NL11FMC参考第6路数据N
FMC_LA07_PB67_L8_PV6FMC参考第7路数据P
FMC_LA07_NB67_L8_NU6FMC参考第7路数据N
FMC_LA08_PB67_L20_PM15FMC参考第8路数据P
FMC_LA08_NB67_L20_NM14FMC参考第8路数据N
FMC_LA09_PB67_L7_PV8FMC参考第9路数据P
FMC_LA09_NB67_L7_NV7FMC参考第9路数据N
FMC_LA10_PB67_L4_PT12FMC参考第10路数据P
FMC_LA10_NB67_L4_NR12FMC参考第10路数据N
FMC_LA11_PB67_L9_PU9FMC参考第11路数据P
FMC_LA11_NB67_L9_NU8FMC参考第11路数据N
FMC_LA12_PB67_L24_PL15FMC参考第12路数据P
FMC_LA12_NB67_L24_NK15FMC参考第12路数据N
FMC_LA13_PB67_L19_PL16FMC参考第13路数据P
FMC_LA13_NB67_L19_NK16FMC参考第13路数据N
FMC_LA14_PB67_L21_PP12FMC参考第14路数据P
FMC_LA14_NB67_L21_NN12FMC参考第14路数据N
FMC_LA15_PB67_L5_PV12FMC参考第15路数据P
FMC_LA15_NB67_L5_NV11FMC参考第15路数据N
FMC_LA16_PB67_L16_PN9FMC参考第16路数据P
FMC_LA16_NB67_L16_NN8FMC参考第16路数据N
FMC_LA17_CC_PB66_L14_PY5FMC参考第17路数据（时钟）P
FMC_LA17_CC_NB66_L14_NAA5FMC参考第17路数据（时钟）N
FMC_LA18_CC_PB66_L11_PY8FMC参考第18路数据（时钟）P
FMC_LA18_CC_NB66_L11_NY7FMC参考第18路数据（时钟）N
FMC_LA19_PB66_L21_PAA2FMC参考第19路数据P
FMC_LA19_NB66_L21_NAA1FMC参考第19路数据N
FMC_LA20_PB66_L23_PV2FMC参考第20路数据P
FMC_LA20_NB66_L23_NV1FMC参考第20路数据N
FMC_LA21_PB66_L22_PY2FMC参考第21路数据P
FMC_LA21_NB66_L22_NY1FMC参考第21路数据N
FMC_LA22_PB66_L9_PW7FMC参考第22路数据P
FMC_LA22_NB66_L9_NW6FMC参考第22路数据N
FMC_LA23_PB66_L24_PW2FMC参考第23路数据P
FMC_LA23_NB66_L24_NW1FMC参考第23路数据N
FMC_LA24_PB66_L8_PAB8FMC参考第24路数据P
FMC_LA24_NB66_L8_NAC8FMC参考第24路数据N
FMC_LA25_PB66_L5_PY12FMC参考第25路数据P
FMC_LA25_NB66_L5_NAA12FMC参考第25路数据N
FMC_LA26_PB66_L19_PAC2FMC参考第26路数据P
FMC_LA26_NB66_L19_NAC1FMC参考第26路数据N
FMC_LA27_PB66_L1_PAC12FMC参考第27路数据P
FMC_LA27_NB66_L1_NAC11FMC参考第27路数据N
FMC_LA28_PB66_L2_PAB11FMC参考第28路数据P
FMC_LA28_NB66_L2_NAB10FMC参考第28路数据N
FMC_LA29_PB66_L7_PAC7FMC参考第29路数据P
FMC_LA29_NB66_L7_NAC6FMC参考第29路数据N
FMC_LA30_PB66_L16_PAB4FMC参考第30路数据P
FMC_LA30_NB66_L16_NAC4FMC参考第30路数据N
FMC_LA31_PB66_L3_PAA11FMC参考第31路数据P
FMC_LA31_NB66_L3_NAA10FMC参考第31路数据N
FMC_LA32_PB66_L20_PAB3FMC参考第32路数据P
FMC_LA32_NB66_L20_NAC3FMC参考第32路数据N
FMC_LA33_PB66_L15_PW5FMC参考第33路数据P
FMC_LA33_NB66_L15_NW4FMC参考第33路数据N
FMC_PRSNTB50_L3_PF10FMC模块存在信号
PWRGDB50_L3_NE10FMC Power Good信号
FMC_HDMI_SDAB50_L2_PH10FMC的I2C通信数据
FMC_HDMI_SCLB50_L2_NG10FMC的I2C通信时钟

表3-12-1 FMC连接器引脚分配

40针扩展口 ​

AXU9EGB扩展板预留了1个2.54mm标准间距的40针的扩展口J50，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。扩展口的IO连接的ZYNQ芯片PL的IO上，电平标准为3.3V。

J50扩展口ZYNQ的引脚分配如下：

J50管脚信号名称引脚号J50管脚信号名称引脚号
1GND-2+5V-
3IO_1NG194IO_1PG18
5IO_2NB196IO_2PB18
7IO_3NC198IO_3PC18
9IO_4NA1210IO_4PA13
11IO_5NB1312IO_5PC13
13IO_6NA2014IO_6PB20
15IO_7NA1516IO_7PB15
17IO_8NA2218IO_8PA21
19IO_9NB1220IO_9PC12
21IO_10NAG1522IO_10PAF15
23IO_11NAE1424IO_11PAE15
25IO_12NG1426IO_12PG15
27IO_13NAK1428IO_13PAK15
29IO_14NAH1330IO_14PAH14
31IO_15NAP1432IO_15PAN14
33IO_16NG1634IO_16PH16
35IO_17NJ1536IO_17PJ16
37GND-38GND-
39+3.3V-40+3.3V-

表3-13-1 J50扩展口引脚分配

JTAG调试口 ​

在AXU9EGB扩展板上预留了一个JTAG接口，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH。为了避免带电插拔造成对ZYNQ UltraScale+芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围。

图片展示了JTAG接口的原理图，其中包含四个JTAG信号（TCK、TDO、TMS、TDI）的连接方式。每个信号线都通过一个保护二极管（BAT54S）连接到3.3V电源，以确保信号电压在FPGA可接受的范围内。图片在上下文中起到解释JTAG信号保护措施的作用，强调了保护二极管在避免带电插拔时对ZYNQ UltraScale+芯片造成损坏的重要性。

图3-14-1 原理图中JTAG接口部分

RTC实时时钟 ​

ZU9EG芯片内部带有RTC实时时钟的功能，有年月日时分秒还有星期计时功能。外部需要接一个32.768KHz的无源时钟，提供精确的时钟源给内部时钟电路，这样才能让RTC可以准确的提供时钟信息。同时为了产品掉电以后，实时时钟还可以正常运行，一般需要另外配一个电池给时钟芯片供电。开发板上的BT1为1.5V的纽扣电池（型号LR41，电压为1.5V），当系统掉电池，纽扣电池还可以给RTC系统供电，可以提供持续不断的时间信息。图3-15-1为RTC实时时钟原理图

图片展示了一个ZYNQ UltraScale+开发板的电路原理图，其中U1模块连接到无源晶振32.768KHz，用于提供精确的时钟源。此外，VBAT_IN连接到BT1，即一个1.5V的纽扣电池（型号LR41），用于在系统掉电时为RTC系统供电。该电路图在文档中用于说明外部需要接一个32.768KHz的无源时钟，并且需要额外配一个电池给时钟芯片供电，以确保RTC在产品掉电后仍能正常运行。

图3-15-1为RTC实时时钟原理图

EEPROM和温度传感器 ​

AXU9EGB开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），通过IIC总线连接到PS端进行通信。另外板上还带有一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75，LM75芯片的温度精度为0.5度。EEPROM和温度传感器通过I2C总线挂载到ZYNQ UltraScale+的Bank501 MIO上。图3-16-1为EEPROM和温度传感器的原理图

图片展示了ZYNQ UltraScale+开发板与EEPROM和温度传感器LM75之间的连接原理图。开发板通过PS_IIC_SCL_1V8和PS_IIC_SDA_1V8引脚分别连接到U24电平转换器的SCL和SDA引脚，电平转换器再将信号传输给U41 EEPROM和U42 LM75温度传感器。此图详细说明了EEPROM和温度传感器的通信引脚分配，为后续的EEPROM通信提供了基础。

图3-16-1 EEPROM和传感器的原理图

EEPROM通信引脚分配如下：

信号名称引脚名引脚号备注
PS_IIC_SCL_1V8PS_MIO34L22I2C时钟信号
PS_IIC_SDA_1V8PS_MIO35P22I2C数据信号

表3-16-1 EEPROM引脚分配

LED灯 ​

AXU9EGB扩展板上有4个发光二极管LED。 包含1个双色指示灯（板边侧贴）， 1个DONE指示灯，1个PS控制指示灯，1个PL控制指示灯。用户可以通过程序来控制亮和灭，用户LED灯硬件连接的示意图如图3-17-1所示：

图片内容：该图展示了ZYNQ UltraScale+开发板上LED灯的硬件连接示意图。图中包括PS_LED、PL_LED1、PL_LED2和PWR_LED等LED灯的连接方式，以及它们与电源电压3.3V的连接。此外，图中还标注了各LED灯的管脚号和备注信息。 图片作用：该图在文档中用于说明用户可以通过程序控制LED灯的亮灭，为用户提供了硬件连接的直观示意图，帮助用户理解如何连接和使用开发板上的LED灯。

图3-17-1 用户LED灯硬件连接示意图

用户LED灯的引脚分配

信号名称引脚名管脚号备注
PS_LEDPS_MIO44N24用户PS LED灯
PL_LED1B44_L4_NAM13用户PL LED1灯
PL_LED2B44_L3_NAP12用户PL LED2灯

表3-17-1 用户LED灯引脚分配

按键 ​

AXU9EGB扩展板上有1个复位按键RESET（板边侧贴）和2个用户按键。复位信号连接到核心板的复位芯片输入，用户可以使用这个复位按键来复位ZYNQ系统。用户按键1个连接到PS的MIO上，1个是连接到PL的IO上。复位按键和用户按键都是低电平有效，用户按键的连接示意图如图3-18-1所示：

图片展示了复位按键和用户按键的连接示意图，其中PS_KEY和PL_KEY分别连接到ZYNQ管脚PS_MIO33和B44_L3_P。图中还标注了按键的管脚号H23和AN12，以及对应的BANK编号501和44。该图在文档中用于说明复位按键和用户按键的连接方式，帮助读者理解按键的硬件连接和管脚分配。

图3-18-1 复位按键连接示意图

按键的ZYNQ管脚分配

信号名称引脚名引脚号备注
PS_KEYPS_MIO33H23PS按键输入
PL_KEYB44_L3_PAN12PL按键输入

表3-18-1 按键引脚分配

拨码开关 ​

开发板上有一个4位的拨码开关SW1用来配置ZYNQ系统的启动模式。AXU9EGB系统开发平台支持4种启动模式。这4种启动模式分别是JTAG调试模式, QSPI FLASH, EMMC和SD2.0卡启动模式。ZU9EG芯片上电后会检测（PS_MODE0~3）的电平来决定那种启动模式。用户可以通过扩展板上的拨码开关SW1来选择不同的启动模式。SW1启动模式配置如下表3-19-1所示。

SW1拨码位置（4，3，2, 1）MODE[3:0]启动模式
ON，ON，ON，ON0000PS JTAG
ON，ON，OFF ,ON0010QSPI FLASH
ON，OFF，ON，OFF0101SD卡
ON，OFF， OFF， ON0110EMMC

表3-19-1 SW1启动模式配置

电源 ​

AXU9EGB开发板的电源输入电压为DC12V。底板上通过2路DC/DC电源芯片ETA8156FT2G和1路DC/DC电源芯片ETA1471FT2G转换成+5V，+3.3V，+1.8V。板上的电源设计示意图如下图3-20-1所示:

图片内容：该图展示了AXU9EGB开发板电源设计示意图，其中12V电源通过ETA8156和ETA1471芯片分别输出+5.0V/6A和+1.8V/3A的电源。图中还标注了电源接口部分的各个电源分配功能，如+5.0V用于USB供电，+1.8V用于以太网、USB2.0等。 图片作用：此图在文档中用于说明AXU9EGB开发板电源设计的原理图，具体展示了电源接口部分的电源分配情况，帮助读者理解开发板电源设计的细节。

图3-20-1 原理图中电源接口部分

各个电源分配的功能如下表所示：

电源功能
+5.0VUSB供电电源
+1.8V以太网，USB2.0，核心板BANK66,67
+3.3V以太网，USB2.0，SD，DP，CAN，RS485

表3-20-1 电源接口功能

风扇 ​

因为ZU9EG正常工作时会产生大量的热量，我们在板上为芯片增加了一个散热片和风扇，防止芯片过热。风扇的控制由ZYNQ芯片来控制，控制管脚连接到BANK50的IO上（PIN J10），如果IO电平输出为低，MOSFET管导通，风扇工作，如果IO电平输出为高，风扇停止。板上的风扇设计图如下图3-21-1所示:

图片内容：该电路图展示了风扇控制电路的一部分，包括FAN_PWM信号、R470和R480电阻、Q1和Q2晶体管、D37二极管、C11电容以及J42插座。电路中，FAN_PWM信号通过R470和R480电阻连接到Q1的基极，Q1和Q2构成的MOSFET开关控制风扇的通断。J42插座为风扇提供电源，红色为正极，黑色为负极。 图片作用：该电路图在文档中用于说明风扇的控制原理，具体展示了风扇控制信号FAN_PWM通过晶体管Q1和Q2控制风扇通断的电路设计，以及风扇电源的连接方式。

图3-21-1 开发板原理图中风扇设计

风扇出厂前已经用螺丝固定在开发板上，风扇的电源连接到了J42的插座上，红色的为正极，黑色的为负极。

结构尺寸图 ​

图片内容：这是一张AXU9EGB开发板的原理图，图中标注了开发板的尺寸为180.0 mm x 171.1 mm，以及135.0 mm x 126.4 mm。开发板上包含多个接口和电路模块，如FMC接口、ALINX标志等。图片中还标注了风扇的电源连接位置，红色为正极，黑色为负极。 图片作用：这张原理图在文档中用于展示风扇在开发板上的设计布局，帮助读者理解风扇的电源连接方式和开发板的整体结构。

图3-22-1 正面图（Top View）

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