ALINX 产品手册

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AXRF47开发板用户手册

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一、开发板简介 ​

AXRF47 开发板由 ACRF47 核心板和载板构成，核心板和载板之间使用高速板间连接器连接。

ACRF47 核心板采用 AMD 公司的 ZynqTM UltraScale+TM RFSoc Gen3 系列ZU47DR FPGA 主芯片，它支持 8 路 14 位 RF-ADC，最大采样率可达 5GSPS，8 路 14 位 RF-DAC，最高采样率可达 9.84GSPS 。可以降低 RF 信号处理链的复杂性，最大化输入/输出通道密度，而不会牺牲宽带并利用异构处理能力，并且拥有更低的功耗（取消了 ADC/DAC 组件，消除了 FPGA 至模拟的接口功耗）。Zynq UltraScale+器件中提供 ARM Cortex-A53 处理子系统、UltraScale+可编程逻辑和最高信号处理带宽，能够提供综合 RF 信号链，满足无线、有线电视接入、测试测量、早期预警/雷达以及其它高性能 RF 应用需求。

图片展示了一块AXRF47开发板，其核心板上集成了Zynq UltraScale+器件，该器件包含ARM Cortex-A53处理子系统、UltraScale+可编程逻辑和最高信号处理带宽。开发板还扩展了丰富的外围接口，包括M.2 SSD接口、USB3.0接口、千兆以太网接口、JTAG/UART接口、TF卡接口、sfp接口和qsfp接口。图片在文档中用于直观展示AXRF47开发板的硬件配置，帮助读者更好地理解其功能和接口设计。

图1-0 AXRF47 开发板

载板为核心板扩展了丰富的外围接口，其中包含 1 路 M.2 SSD 接口、一路USB3.0 接口、1 路千兆以太网接口、一路 JTAG/UART 接口、一路 TF 卡接口、一路 sfp 接口和一路 qsfp 接口。

下图为整个开发系统的结构示意图：

图片内容：该图展示了AXRF47开发板的结构示意图，其中XILINX UltraScale+ RFSoC芯片为核心，连接了多个外围接口，包括M.2 SSD接口、USB3.0接口、千兆以太网接口、JTAG/UART接口、TF卡接口、SFP接口和QSFP接口。此外，图中还标注了多个芯片和接口的具体位置，如LPF、ADC、DAC等。 图片作用：这张结构示意图在文档中起到解释AXRF47开发板功能和接口布局的作用，帮助读者理解开发板的整体架构和各部分之间的连接关系。

图1-1 AXRF47 开发板

通过这个示意图，我们可以看到 RFEVM 开发平台所能包含的接口和功能。

  • ACRF47 核心板

由 ZU47DR+4GB DDR4（PS）+2GB DDR4（PL）+1Gb QSPI Flash 组成，

另外核心模块提供双晶振时钟源，一个单端 33.3333MHz 有源晶振提供给 PS 系统，一个晶体 32.76MHz 驱动 RFSOC 内部 RTC 电路。

  • M.2 接口

一路 PCIe x2 标准的 M.2 接口，用于连接 M.2 的 SSD 固态硬盘。

  • USB3.0 接口

一路 USB3.0 接口，支持 HOST、SLAVE 三种模式。

  • 千兆以太网接口

一路 10M/100M/1000M 以太网 RJ45 接口，用于和电脑或者其它网络设备行以太网数据交换。

  • JTAG&UART 接口

JTAG&UART 调试接口类型为 Type-C 接口，JTAG 和 UART 共用此接口，用

于 FPGA 程序的下载和调试。

  • Micro SD 卡座

一路 Micro SD 卡座，用于存储操作系统镜像和文件系统。

  • QSFP28 光纤接口

一路 QSFP28 光纤接口，支持 40G/100G 的通信速率。

  • SFP 光纤接口

一路 SFP 接口，支持 10G 的通信速率。

  • 扩展 IO

三组扩展 IO，两组 PL 端扩展 IO，一组 PS 端扩展 IO，可供用户自定义使用。

  • LED 灯

4 个可扩展的 LED 直插针座，供用户自定义使用。

  • 按键

一个复位按键。

二、ACRF47 核心板 ​

简介 ​

ACRF47 核心板的 ZYNQ 芯片是基于 AMD 公司的 ZynqTM UltraScale+TM RFSoC Gen3 系列 ZU47DR-2FFVE1156I。

这款核心板使用了 6 片 Micron 公司的 DDR4 芯片 MT40A512M16，其中 PS 端挂载 4 片 DDR4，组成 64 位数据总线宽度。PL 端挂载 2 片 DDR4，组成 32 位数据总线宽度。每片 DDR4 容量为 1GB。DDR4 SDRAM 的最高运行速度可达1200MHz（数据速率 2400Mbps）。另外核心板上也集成了 1Gbit 大小的 QSPI FLASH 用于启动存储配置和系统文件。

为了和底板连接，这款核心板的 2 个 400Pin 的板对板连接器扩展出了 PS 端的 USB3.0 接口、千兆以太网接口、SD 卡接口、M.2 接口以及剩余的 MIO 接口； 也扩展出了 4 对 PS MGT 高速收发器接口；以及 PL 端的 1 路 QSFP28 接口、1 路 SFP 接口和其余 IO。

图片展示了一块红色电路板，中央为一块XILINX ZYNQ UltraScale+ RFSoC芯片，周围分布着多个黑色的IC芯片和连接器。电路板上还标有“RF SOM core board REV1.3”字样。图片在文档中用于展示ACRF47核心板的正面布局，帮助读者理解核心板的结构和主要组件。

图2-1-1 ACRF47 核心板正面

图片展示了一块红色电路板，板上分布着多个电子元件，包括芯片、电阻、电容和连接器。电路板的两侧各有一个黑色的400Pin板对板连接器，用于与底板连接。板上还标有多个标识，如CIN1、CIN2等，可能用于区分不同的接口或功能区域。图片在文档中用于展示ACRF47核心板的正面布局，帮助读者理解其接口和功能扩展情况。

图2-1-2 ACRF47 核心板背面

ZYNQ 芯片 ​

ACRF47 核心板使用的是AMD 公司的ZynqTM UltraScale+TM RFSoC Gen3 系列的芯片，型号为 ZU47DR-2FFVE1156I。可编程逻辑部分的 FPGA 资源可提供高吞吐量数字信号处理 (DSP) 和 IP 核，例如数字上/下变频 (DUC/DDC) 内核。通过软件无线电开发架构应用程序编程接口和 FPGA 基础架构更容易实现FPGA 加速。这有助于您快速启动和运行，以便您可以专注于增值 IP。用于快速傅立叶变换 (FFT) 和有限脉冲响应 (FIR) 滤波器等常用功能的FPGA 系统是一个很好的起点。然后，您可以使用首选的硬件描述语言 (HDL) 将自己的 IP 块添加到模块化架构中除了系统的 FPGA 架构部分，AMD UltraScale+ RFSoC 还配备了四个板载应用处理单元 (APU) 和两个实时处理单元 (RPU)，适用于需要板载嵌入式操作系统进行独立操作的应用。

图片内容：该图展示了RFSOM硬件系统框图，左侧为Processing System部分，包括Quad-Core Arm Cortex-A53和Dual-Core Arm Cortex-R5处理器、DDR4 Memory Subsystem、Platform Management以及M.2 NVMe PCIe x2和USB3.0接口。右侧为RF部分，包括RF-ADCs、RF-DACs、NCOs、DUC/DDCs、RAM和DSP模块，以及2.5/100GGE和3G TRX接口。图片在上下文中的作用：该图是文档中介绍RFSOM硬件系统框图的示例，帮助读者理解ACRF47核心板中ZYNQ芯片的硬件架构，特别是其处理系统和RF部分的组成。

图2-2-1 RFSOM 硬件系统框图

ACRF47 可以支持 AD/DA 通道全差分引出，用户可根据需要定义射频调理电路，支持直流、交流耦合，支持 PA\LNA 放大器调理电路。也可以支持选配射频前端，支持 LO 变频器、双工器、PA、LNA 等。

DDR4 SDRAM ​

ACRF47 核心板上配有6 片 Micron（镁光）的 1GB 的 DDR4 芯片，型号为MT40A512M16GE-083E，其中 PS 端挂载了 4 片 DDR4，组成 64 为数据总线带宽。PL 端挂载 2 片 DDR4，组成 32 为数据总线带宽。PS 端的 DDR4 SDRAM 的最高运行速度可达 1200MHz（数据速率 2400Mbps），4 片 DDR4 存储系统直接

连接到了 PS 的 BANK504 的存储器接口上。PL 端的 DDR SDRAM 的最高运行速度可达 1200MHz（ 数据速率 2400Mbps）， 2 片 DDR4 连接到了 FPGA 的BANK65、66 的接口上。PS 端和 PL 端 DDR4 SDRAM 的具体配置如下表所示。

位置位号芯片型号容量厂家
PSUM5,UM6,UM7,UM8MT40A512M16GE-083E512x16bitMicron
PLUM1,UM2MT40A512M16GE-083E512x16bitMicron

表2-3-1 DDR4 SDRAM 配置

PS 端的 DDR4 的硬件连接方式如下图所示：

图片展示了ZYNQ UltraScale+ RFSoC与DDR4 SDRAM之间的硬件连接方式。ZYNQ UltraScale+ RFSoC通过BANK 504与DDR4 SDRAM进行数据64位传输，同时通过时钟地址线和控制线进行控制。DDR4 SDRAM由UM5、UM6、UM7和UM8四块芯片组成，每块芯片的型号为MT40A512M16GE-083E，容量为512x16bit。该图在文档中用于说明PS端的DDR4 SDRAM硬件连接方式。

图2-3-1 PS 端 DDR4 SDRAM 连接示意图

PL 端的 DDR4 SDRAM 的硬件连接方式如下图所示：

图片展示了ZYNQ UltraScale+ RFSoC与DDR4 SDRAM之间的硬件连接示意图。ZYNQ UltraScale+ RFSoC通过BANK 65,66与DDR4 SDRAM进行数据传输，数据宽度为32位。同时，时钟地址线和控制线也连接到DDR4 SDRAM。该图在文档中用于说明PS端的DDR4 SDRAM硬件连接方式。

图2-3-2 PL 端 DDR4 SDRAM 连接示意图

QSPI FLASH ​

ACRF47 核心板配有 2 片 512Mbit 大小的QUAD SPI FLASH 芯片组成 8 位带宽数据总线，FLASH 型号为 MT25QU512ABBIEW9-0SIT，它使用 1.8V CMOS

电压标准。由于 QSPI FLASH 的非易失特性，在使用中，它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括 FPGA 的 bit 文件、ARM 的应用程序代码以及它的用户数据文件。QSPI FLASH 的具体型号和相关特性见下表。

位置位号芯片型号容量厂家
PSU5,U6MT25QU512ABBIEW9-0SIT512M bit镁光

表2-4-1 QSPI FLASH 型号和参数

QSPI FLASH 连接到 ZYNQ 芯片的 PS 部分 BANK500 的 MIO 上，在系统设计中需要配置这些 PS 端的 MIO 功能为 QSPI FLASH 接口。

图片展示了ZYNQ UltraScale+ RFSoC芯片与两个QSPI FLASH（MT25QU512）之间的连接示意图。ZYNQ芯片的BANK500部分通过MIO引脚连接到两个QSPI FLASH芯片，分别由U5和U6标识。每个QSPI FLASH芯片通过SPI接口（包括CS、SCLK和MO0-MO3）与ZYNQ芯片进行通信。此图在文档中用于说明QSPI FLASH连接到ZYNQ芯片PS部分BANK500的MIO上的配置，帮助读者理解系统设计中如何配置PS端的MIO功能为QSPI FLASH接口。

图2-4-2 QSPI FLASH 连接示意图

配置芯片引脚分配

信号名称引脚名引脚号
SPIL_SCLKPS_MIO0J17
SPIL_MO1PS_MIO1J18
SPIL_MO2PS_MIO2J16
SPIL_MO3PS_MIO3K16
SPIL_MO0PS_MIO4G15
SPIL_CSPS_MIO5H18
SPIH_CSPS_MIO7K17
SPIH_MO0PS_MIO8E15
SPIH_MO1PS_MIO9F15
SPIH_MO2PS_MIO10C15
SPIH_MO3PS_MIO11G16
SPIH_SCLKPS_MIO12B15

表2-4-2 QSPI FLASH引脚分配

EEPROM ​

ACRF47 核心模块上板载了一片 EEPROM，型号为 AT24CM01，容量为1Mbit，通过 IIC 总线连接到 PS 端进行通信。

图片展示了一个AT24CM01-XHM EEPROM芯片的引脚分配和连接示意图。引脚1至4分别对应A0、A1、A2和VSS，引脚5至8分别对应SCL、SDA、WP和VCC_1V8。图中还标注了两个电阻R37和R38，以及一个电容C218。该图在文档中用于说明EEPROM的硬件原理图，帮助读者理解其引脚分配和连接方式。

图2-5-1 EEPROM 硬件原理图

EEPROM 引脚分配

信号名称引脚名引脚号备注
IIC_SDAPS_MIO25B17I2C 数据信号
IIC_SCLPS_MIO24A17I2C 时钟信号

表2-5-1 EEPROM引脚分配

时钟配置 ​

核心模块上提供双晶振时钟，系统时钟默认使用 33.3333MHz 有源晶振，封装 3.2x2.5mm。晶体 32.768KHz，驱动 ACRF47 内部 RTC 电路。时钟电路设计的示意图如下图所示：

图片展示了两个电路图，上图为32.768KHz晶体驱动ACRF47内部RTC电路的原理图，下图为晶振原理图。图中包括晶体、电容、电阻等元件，以及PS_REF_CLK、PS_PADI、PS_PADO等信号连接点。这些电路图用于说明时钟电路的设计，支持GTY恢复时钟和外部参考时钟输入，实现多模块并联形成更大规模相参射频通道。

图2-6-1 晶振原理图

核心模块系统采用 LMK04828 时钟芯片分配各个模块所需时钟，主晶振采用 19.2MHz 高稳 OCXO。支持 GTY 恢复时钟，支持外部参考时钟的输入与SYSREF 输入，可实现多模块并联形成更大规模相参射频通道。

图片内容：该图展示了LMK04828时钟芯片的引脚连接示意图，包括CLKIN1和CLKIN2输入端，以及多个输出端口如SDCLKOUT1至SDCLKOUT13，用于分配各个模块所需的时钟信号。FPGA和ADC_REFCLK等模块通过这些引脚与LMK04828相连，实现时钟信号的分配和传输。 图片作用：该图在文档中用于说明核心模块系统中LMK04828时钟芯片如何分配各个模块所需的时钟信号，以及这些信号如何通过引脚连接到FPGA、ADC_REFCLK等模块，从而实现多模块并联形成更大规模相参射频通道的功能。

图2-6-2 时钟分配连接示意图

PS-GTR 接口 ​

ACRF47 核心模块的 PS 端 GTR 高速 BANK 未进行任何使用，全部通过连接器拉出，支持数据速率最高 6.0Gb/s，可以当作 PCIE Gen2 的 x1、x2、x4 使用，

也可以作为 SATA 使用，支持 1.5Gb/s、3.0Gb/s、6Gb/s 数据速率，也可以支持

DP 接口以及 USB3.0 接口等其它应用。

图片内容展示了PS端GTR高速收发器的映射图，具体包括多个信号引脚的连接，如PS_MGTRTX0_505、PS_MGTRX0_505等，以及一些时钟信号如PS_MGTRCLK0_505。图片在上下文中起到解释ACRF47核心模块PS端GTR高速BANK未使用的部分如何通过连接器拉出，并支持多种数据速率的应用，如PCIE Gen2、SATA以及DP接口等。

图2-7-1 PS 端 GTR 高速收发器映射图

PCIE Gen4 接口（需要搭配 PCIe 载卡） ​

ACRF47 支持 GTY 高速收发器，利用高速收发器，可以实现 PCIe x8 Gen4.0， 数据速率高达 16.0Gb/s，也支持 100G 光纤接口互联。方便用户二次开发，设计风险小，方便灵活。

图片内容展示了BANK129 MGT（多通道高速传输）模块的详细连接图，包括多个MGT TX和RX通道的信号连接，如MGTXN0_129、MGTXN1_129等。此外，图片中还标注了MGTREFCLK0N、MGTREFCLK0P等参考时钟信号，以及AVTT_1V2和R15、R100R1%等电阻和电容元件。图片在上下文中用于说明高速收发器的映射图，帮助用户理解ACRF47核心板中MGT模块的信号连接和布局。

图2-8-1 高速收发器映射图

RF-ADC 接口 ​

ACRF47 核心模块使用的FPGA 芯片是ZynqTM UltraScale+TM RFSoC Gen3 系列业界唯一单芯片自适应无线电平台，芯片集成了 14-bit 的 RF-ADC，最大采样率可达 5GSPS，并且 VCM 信号也引出至连接器，方便用户调节共模电压。

图片内容：该图展示了高速收发器的映射图，图中列出了多个信号引脚及其对应名称，如ADC_VIN_I01_N_224、ADC_VIN_I01_P_224等，同时标注了VCM01_224和VCM23_224等共模电压信号。此外，图中还标有R16和R2.49K1%等电阻标识。 图片作用：此图位于文档中“图2-8-1高速收发器映射图”部分，用于详细说明ACRF47核心板中高速收发器的信号连接和布局，帮助用户理解信号的流向和连接关系。

图2-9-1 RF-ADC 接口示意图

RF-DAC 接口 ​

ACRF47 核心模块使用的FPGA 芯片是ZynqTM UltraScale+TM RFSoC Gen3 系列业界唯一单芯片自适应无线电平台，芯片集成了 14-bit 的 RF-DAC，最大采样率可达 9.85GSPS。

图片内容：该图展示了RF-DAC接口的详细电路图，包括多个信号引脚的标注，如DAC_VOUT0_N_228、DAC_VOUT0_P_228、DAC_VOUT2_N_228、DAC_VOUT2_P_228等，以及DAC_SYSREF_N、DAC_SYSREF_P、DAC_REXT_228、DAC_CLK_N_228、DAC_CLK_P_228等信号的连接。此外，图中还标注了电阻R21的参数。 图片作用：该图是RF-DAC接口示意图的一部分，用于详细说明RF-DAC接口的信号连接和布局，帮助用户理解ACRF47核心模块中RF-DAC接口的具体实现方式。

图2-10-1 RF-DAC 接口示意图

电源 ​

ACRF47 核心板采用直流 5V 供电，通过连接器底板给核心板供电。ACRF47 核心板典型功耗 60W。5V 系统电源通过降压型稳压器变换不同的电压驱动板卡上的 FPGA 以及其它电路，板卡 ADC 与 DAC 的供电由线性低压 LDO 提供，具有较好的电源抑制（PSRR）。

核心模块的扩展 IO BANK 接口电平图下：

BANK电平（V）备注
BANK89从底板提供HD_BANK 支持 1.2~3.3V（HD I/O only）at ±5%
BANK128MGTYPCIE Gen4 信号
BANK129MGTYPCIE Gen4 信号
BANK501从底板提供MIO BANK 支持 1.8V、2.5V，and 3.3V at ±5%
BANK502从底板提供MIO BANK 支持 1.8V、2.5V，and 3.3V at ±5%
BANK5031.8V 固定配置管脚输出，模式选择，系统复位信号
BANK505PS_MGTR未进行任何定义，高速信号管脚和时钟信号全部拉出至连接器

表2-11-1 接口电平图

ACRF47 核心板的电源设计框图如下所示：

图片内容展示了ACRF47核心板的电源设计框图，其中VCC5V、VCC1V8、VCC2V2、VCC3V3等电源分别连接到LTM4662_X2、LTM4644、TPS7A5301等电源管理芯片，为FPGA、DDR_ID、ADC、DAC等模块提供不同的电压。这些电源模块通过箭头和数字序号标识，清晰地展示了电源分配路径。图片在上下文中起到解释电源设计框图的作用，帮助读者理解ACRF47核心板的电源架构。

图2-11-1 ACRF47 核心板电源设计框图

结构图 ​

图片展示了一块ACRF47核心板的正面图，其尺寸为115.00mm x 85.00mm。板上包含多个接口和芯片，如处理器、内存条、电源接口等。该图在文档中用于说明ACRF47核心板的电源设计框图，帮助读者理解核心板的整体布局和关键组件。

图2-12-1 ACRF47 核心模块正面图

连接器管脚定义 ​

核心板一共扩展出 2 个高速扩展口，使用 2 个 400Pin 的板间连接器（J1、J2）和底板连接，连接器使用 Samtec 公司的 LPAM_50_01_0_L_08_2_K_TR 连接器。

连接器信号定义如下所示：

J1 连接器信号定义

标号信号网络标号信号网络标号信号网络标号信号网络
A1GNDB1VCC_5VC1VCC_5VD1VCC_5V
A2GNDB2VCC_5VC2VCC_5VD2VCC_5V
A3GNDB3GNDC3GNDD3GND
A4GNDB4GNDC4GNDD4GND
A5GNDB5GNDC5GNDD5GND
A6GNDB6GNDC6GNDD6GND
A7GNDB7BANK89_IO_L1PC7BANK89_IO_L1ND7GND
A8GNDB8GNDC8GNDD8BANK89_IO_L2P
A9GNDB9BANK89_IO_L3PC9BANK89_IO_L3ND9GND
A10GNDB10GNDC10GNDD10BANK89_IO_GC_L5P
A11GNDB11BANK89_IO_GC_L7PC11BANK89_IO_GC_L7ND11GND
A12GNDB12GNDC12GNDD12BANK89_IO_GC_L6P
A13GNDB13BANK89_IO_L4PC13BANK89_IO_L4ND13GND
A14GNDB14GNDC14GNDD14BANK89_IO_L9P
A15GNDB15GNDC15GNDD15GND
A16GNDB16GNDC16GNDD16GND
A17GNDB17GNDC17GNDD17GND
A18GNDB18TX_06_PC18TX_06_ND18GND
A19GNDB19GNDC19GNDD19GND
A20GNDB20GNDC20GNDD20GND
A21GNDB21GNDC21GNDD21GND
A22GNDB22TX_04_PC22TX_04_ND22GND
A23GNDB23GNDC23GNDD23GND
A24GNDB24GNDC24GNDD24GND
A25GNDB25GNDC25GNDD25GND
A26GNDB26TX_02_PC26TX_02_ND26GND
A27GNDB27GNDC27GNDD27GND
A28GNDB28GNDC28GNDD28GND
A29GNDB29GNDC29GNDD29GND
A30GNDB30TX_00_PC30TX_00_ND30GND
A31GNDB31GNDC31GNDD31GND
A32GNDB32GNDC32GNDD32GND
A33GNDB33GNDC33GNDD33NC
A34GNDB34RX_06_PC34RX_06_ND34GND
A35GNDB35GNDC35GNDD35GND
A36GNDB36GNDC36GNDD36GND
A37GNDB37GNDC37GNDD37NC
A38GNDB38RX_04_PC38RX_04_ND38GND
A39GNDB39GNDC39GNDD39GND
A40GNDB40GNDC40GNDD40GND
A41GNDB41GNDC41GNDD41NC
A42GNDB42RX_02_PC42RX_02_ND42GND
A43GNDB43GNDC43GNDD43GND
A44GNDB44GNDC44GNDD44GND
A45GNDB45GNDC45GNDD45NC
A46GNDB46RX_00_PC46RX_00_ND46GND
A47GNDB47GNDC47GNDD47GND
A48GNDB48GNDC48GNDD48GND
A49GNDB49GNDC49GNDD49GND
A50GNDB50GNDC50GNDD50GND

表2-13-1 J1 连接器引脚分配

J1 连接器信号定义

标号信号网络标号信号网络标号信号网络标号信号网络
E1VCC_5VF1VCC_5VG1VCC_5VH1GND
E2VCC_5VF2VCC_5VG2VCC_5VH2GND
E3GNDF3GNDG3GNDH3GND
E4GNDF4GNDG4GNDH4GND
E5GNDF5GNDG5GNDH5GND
E6GNDF6GNDG6GNDH6GND
E7GNDF7BANK89_IO_L12PG7BANK89_IO_L12NH7GND
E8BANK89_IO_L2NF8GNDG8GNDH8GND
E9GNDF9BANK89_IO_GC_L8PG9BANK89_IO_GC_L8NH9GND
E10BANK89_IO_GC_L5NF10GNDG10GNDH10GND
E11GNDF11BANK89_IO_L10PG11BANK89_IO_L10NH11GND
E12BANK89_IO_GC_L6NF12GNDG12GNDH12GND
E13GNDF13BANK89_IO_L11PG13BANK89_IO_L11NH13GND
E14BANK89_IO_L9NF14GNDG14GNDH14GND
E15GNDF15GNDG15GNDH15GND
E16GNDF16GNDG16GNDH16GND
E17GNDF17GNDG17GNDH17GND
E18GNDF18TX_07_PG18TX_07_NH18GND
E19GNDF19GNDG19GNDH19GND
E20GNDF20GNDG20GNDH20GND
E21GNDF21GNDG21GNDH21GND
E22GNDF22TX_05_PG22TX_05_NH22GND
E23GNDF23GNDG23GNDH23GND
E24GNDF24GNDG24GNDH24GND
E25GNDF25GNDG25GNDH25GND
E26GNDF26TX_03_PG26TX_03_NH26GND
E27GNDF27GNDG27GNDH27GND
E28GNDF28GNDG28GNDH28GND
E29GNDF29GNDG29GNDH29GND
E30GNDF30TX_01_PG30TX_01_NH30GND
E31GNDF31GNDG31GNDH31GND
E32GNDF32GNDG32GNDH32GND
E33GNDF33GNDG33GNDH33GND
E34GNDF34RX_07_PG34RX_07_NH34GND
E35NCF35GNDG35GNDH35GND
E36GNDF36GNDG36GNDH36GND
E37GNDF37GNDG37GNDH37GND
E38GNDF38RX_05_PG38RX_05_NH38GND
E39NCF39GNDG39GNDH39GND
E40GNDF40GNDG40GNDH40GND
E41GNDF41GNDG41GNDH41GND
E42GNDF42RX_03_PG42RX_03_NH42GND
E43NCF43GNDG43GNDH43GND
E44GNDF44GNDG44GNDH44GND
E45GNDF45GNDG45GNDH45GND
E46GNDF46RX_01_PG46RX_01_NH46GND
E47NCF47GNDG47GNDH47GND
E48GNDF48GNDG48GNDH48GND
E49GNDF49GNDG49GNDH49GND
E50GNDF50GNDG50GNDH50GND

表2-13-2 J1 连接器引脚分配

J2 连接器信号定义

标号信号网络标号信号网络标号信号网络标号信号网络
E1VCCO_501F1VCC_5VG1VCC_5VH1GND
E2VCCO_501F2VCC_501G2VCC_5VH2GND
E3GNDF3GNDG3GNDH3GND
E4GNDF4CLKIN0_PG4CLKIN0_NH4GND
E5SYSREF_IN_NF5GNDG5GNDH5GND
E6GNDF6GNDG6GNDH6GND
E7GNDF7BANK501_PS_MIO37G7BANK501_PS_MIO34H7GND
E8BANK501_PS_MIO36F8GNDG8GNDH8GND
E9GNDF9BANK501_PS_MIO41G9BANK501_PS_MIO38H9GND
E10BANK501_PS_MIO39F10GNDG10GNDH10GND
E11GNDF11BANK501_PS_MIO43G11BANK501_PS_MIO44H11GND
E12BANK501_PS_MIO45F12GNDG12GNDH12GND
E13GNDF13BANK501_PS_MIO48G13BANK501_PS_MIO51H13GND
E14BANK501_PS_MIO47F14GNDG14GNDH14GND
E15GNDF15BANK501_PS_MIO58G15BANK501_PS_MIO60H15GND
E16BANK501_PS_MIO59F16GNDG16GNDH16GND
E17GNDF17BANK501_PS_MIO63G17BANK501_PS_MIO62H17GND
E18BANK501_PS_MIO55F18GNDG18GNDH18GND
E19GNDF19BANK501_PS_MIO64G19BANK501_PS_MIO65H19GND
E20BANK501_PS_MIO71F20GNDG20GNDH20GND
E21GNDF21BANK501_PS_MIO75G21BANK501_PS_MIO70H21GND
E22BANK501_PS_MIO74F22GNDG22GNDH22GND
E23GNDF23JTAG_TDIG23PS_ERRORH23GND
E24BANK501_PS_MIO77F24GNDG24GNDH24GND
E25GNDF25PS_MODE2G25PS_MODE0H25GND
E26PS_MODE1F26GNDG26GNDH26GND
E27GNDF27NCG27NCH27GND
E28JTAG_TCKF28GNDG28GNDH28GND
E29GNDF29BANK129_MGT_RX1_PG29BANK129_MGT_RX1_NH29GND
E30BANK129_MGT_RX2_NF30GNDG30GNDH30GND
E31GNDF31BANK129_MGT_TX2_PG31BANK129_MGT_TX2_NH31GND
E32BANK129_MGT_TX3_NF32GNDG32GNDH32GND
E33GNDF33BANK505_MGT_CLK0_PG33BANK505_MGT_CLK0_NH33GND
E34BANK129_MGT_TX0_NF34GNDG34GNDH34GND
E35GNDF35BANK505_MGT_CLK3_PG35BANK505_MGT_CLK3_NH35GND
E36BANK505_MGT_CLK2_NF36GNDG36GNDH36GND
E37GNDF37BANK128_MGT_RX1_PG37BANK128_MGT_RX1_NH37GND
E38BANK128_MGT_RX2_NF38GNDG38GNDH38GND
E39GNDF39BANK128_MGT_TX2_PG39BANK128_MGT_TX2_NH39GND
E40BANK128_MGT_CLK1_NF40GNDG40GNDH40GND
E41GNDF41BANK128_MGT_TX0_PG41BANK128_MGT_TX0_NH41GND
E42BANK128_MGT_TX1_NF42GNDG42GNDH42GND
E43GNDF43BANK505_MGT_TX2_PG43BANK505_MGT_TX2_NH43GND
E44BANK505_MGT_TX1_NF44GNDG44GNDH44GND
E45GNDF45BANK505_MGT_RX2_PG45BANK505_MGT_RX2_NH45GND
E46BANK505_MGT_RX3_NF46GNDG46GNDH46GND
E47GNDF47BANK129_MGT_CLK1_NG47BANK129_MGT_CLK1_PH47GND
E48BANK505_MGT_RX0_NF48GNDG48GNDH48GND
E49GNDF49GNDG49GNDH49GND
E50GNDF50GNDG50GNDH50GND

表2-13-3 J2 连接器引脚分配

三、底板 ​

图片内容：这张图片展示了一块AXRF47底板，上面标注了多个连接器和接口，包括JST连接器、GPS模块、USB 3.0、MicroSD、USB Type-C（JTAG&UART）、BOOT MODE 2-pole DIP开关、DC 12V电源等。每个接口都用箭头标注，并附有详细的名称说明。 图片作用：这张图片位于文档的“图3-0-1 AXRF47底板”部分，用于直观展示AXRF47底板的连接器和接口布局，帮助读者更好地理解底板的结构和功能。

图3-0-1 AXRF47 底板

简介 ​

通过前面的功能介绍，我们可以了解到载板的部分功能

  • 1 路 M.2 接口
  • 1 路 USB3.0 接口
  • 1 路千兆以太网接口
  • 1 路 JTAG&UART 的 Type-C 接口
  • 1 路 Micro SD 卡座
  • 1 路 SFP 光口
  • 1 路 QSFP28 光口
  • 2 组 PL 扩展 IOx8，1 组 PS 扩展 IO
  • 4 个用户 LED 灯

M.2 接口 ​

AXRF47 开发板配备了一个 PCIE x2 标准的 M.2 接口，用于连接 M.2 的 SSD 固态硬盘。M.2 接口使用 M key 插槽，只支持 PCI-E，不支持 SATA，用户选择SSD 固态硬盘的时候需要选择 PCIE 类型的 SSD 固态硬盘。

PCIE 信号直接跟 ZU47DR 的 BANK505 PS MGT 收发器相连接，2 路 TX 信号和 RX 信号都是以差分信号方式连接到 MGT 的 LANE0、LANE1 上。PCIE 的时钟由 100MHz 的差分时钟提供，M.2 电路设计示意图如下所示：

图片内容：该图展示了M.2接口的电路设计示意图，其中ZYNQ Ultra Scale+ RFSoC芯片通过BANK505的MGT收发器与PCIE信号连接，信号以差分方式传输，包括2路TX信号和2路RX信号。电路中还包含SN65LVDS芯片，用于处理100MHz的差分时钟信号。右侧的实物图显示了M.2接口的外观，接口上标有“14005”字样。 图片作用：该图详细说明了M.2接口的信号连接方式和电路设计，帮助用户理解PCIE信号如何通过ZYNQ芯片的MGT收发器传输，并与SN65LVDS芯片进行时钟信号处理。

图3-2-1 M.2 接口设计示意图

M.2 接口 ZYNQ 引脚分配

信号名称ZYNQ 引脚号M.2 连接器 J17
引脚号名称
MGT_TX0_NAA3247PETn0
MGT_TX0_PAA3149PETp0
MGT_TX1_NW3235PETn1
MGT_TX1_PW3137PETp1
MGT_RX0_NAB3441PERn0
MGT_RX0_PAB3343PERp0
MGT_RX1_NY3429PERn1
MGT_RX1_PY3331PERp1
MGT_CLK0_NY30
MGT_CLK0_PY29

表3-2-1 M.2 接口引脚分配

USB3.0 接口 ​

AXRF47 载板上 1 个 USB3.0 接口，支持 HOST、SLAVE 工作模式，数据传输速率高达 5.0Gb/s。USB3.0 直接和外部 Type-A 接口连接，USB2.0 通过 ULPI 接口连接外部USB3320C 芯片，实现高速的 USB3.0 和USB2.0 数据通信。USB3.0 连接示意图如下：

图片展示了一个USB3.0接口的连接示意图，其中USB3.0接口通过DP/DM引脚与外部USB设备连接。USB3.0接口的引脚包括USB_CLK、USB_STP、USB_NXT、USB_DIR等，这些引脚与USB3320C芯片的MGT_TX2_N、MGT_TX2_P、MGT_RX2_N、MGT_RX2_P等引脚相连。此外，USB3.0接口还通过ULPI接口连接外部USB3320C芯片，实现高速数据通信。该图在文档中用于说明USB3.0接口的连接方式和引脚分配，帮助读者理解USB3.0接口在AXRF47开发板上的具体实现。

图3-3-1 USB3.0 接口示意图

USB 接口引脚分配

信号名称引脚名ZYNQ 引脚号备注
USB_TX_NBANK505_MGT_TX2_NU32USB3.0 数据发送负
USB_TX_PBANK505_MGT_TX2_PU31USB3.0 数据发送正
USB_RX_NBANK505_MGT_RX2_NV34USB3.0 数据接送负
USB_RX_PBANK505_MGT_RX2_PV33USB3.0 数据接送正
USB_DATA0BANK502_PS_MIO56G23USB2.0 数据Bit0
USB_DATA1BANK502_PS_MIO57F23USB2.0 数据Bit1
USB_DATA2BANK502_PS_MIO54H23USB2.0 数据Bit2
USB_DATA3BANK502_PS_MIO59D23USB2.0 数据Bit3
USB_DATA4BANK502_PS_MIO60A23USB2.0 数据Bit4
USB_DATA5BANK502_PS_MIO61E22USB2.0 数据Bit5
USB_DATA6BANK502_PS_MIO62B23USB2.0 数据Bit6
USB_DATA7BANK502_PS_MIO63C23USB2.0 数据Bit7
USB_STPBANK502_PS_MIO58B22USB2.0 停止信号
USB_DIRBANK502_PS_MIO53F22USB2.0 数据方向信号
USB_CLKBANK502_PS_MIO52G22USB2.0 时钟信号
USB_NXTBANK502_PS_MIO55D22USB2.0 下一个数据信号
USB_RESET_NBANK501_PS_MIO36C18USB2.0 复位信号

表3-3-1 USB3.0 接口引脚分配

千兆以太网接口 ​

AXRF47 载板上有 1 路千兆以太网接口连接到 PS 端。以太网芯片采用创锐讯（Atheros）公司的第四代 AR8035 芯片为用户提供网络通信服务。PS 端的以太网 PHY 芯片连接到 ZYNQ 的 PS 端 BANK502 的 MIO 上。AR8035 芯片支持10/100/1000 Mbps 网络传输速率，通过 RGMII 接口跟 ZYNQ 系统的 MAC 层进行数据通信。千兆以太网 PHY 芯片连接示意图如下图所示：

图片展示了千兆以太网PHY芯片与ZYNQ UltraScale+ RFSoC之间的连接示意图。ZYNQ UltraScale+ RFSoC的BANK 502通过MIO接口连接到AR8035芯片，该芯片支持10/100/1000 Mbps网络传输速率。图中还显示了PHY芯片与RJ45接口的连接，以及各信号线的传输方向。此图在文档中用于说明千兆以太网接口的工作原理，帮助读者理解ZYNQ与AR8035芯片之间的数据通信过程。

图3-4-1 以太网连接示意图

AR8035 PHY 连接到 XCZU47DR RFSoC

信号名称引脚名引脚号AR8035 PHY U12
引脚号引脚名
PHY_TX_CLKBANK502_PS_MIO64D2433GTX_CLK
PHY_TXD0BANK502_PS_MIO65C2434TXD0
PHY_TXD1BANK502_PS_MIO66F2435TXD1
PHY_TXD2BANK502_PS_MIO67F2536TXD2
PHY_TXD3BANK502_PS_MIO68E2537TXD3
PHY_TX_CTRLBANK502_PS_MIO69E2432TX_EN
PHY_RX_CLKBANK502_PS_MIO70B2531RX_CLK
PHY_RXD0BANK502_PS_MIO71A2429RXD0
PHY_RXD1BANK502_PS_MIO72C2528RXD1
PHY_RXD2BANK502_PS_MIO73A2526RXD2
PHY_RXD3BANK502_PS_MIO74C2625RXD3
PHY_RX_CTRLBANK502_PS_MIO75B2630RX_DV
PHY_MDCBANK502_PS_MIO76E2640MDC
PHY_MDIOBANK502_PS_MIO77D2639MDIO
PS_POR_BBANK501_PS_MIO44C201RSTn

表3-4-1 以太网引脚分配

Micro SD 卡座 ​

AXRF47 载板包含一个 Micro SD 卡接口，以提供用户访问 SD 卡存储器，用于存储 BOOT 程序、Linux 操作系统内核、文件系统以及其它的用户数据文件。SD 卡 IO 信号与 PS BANK501 的 MIO 信号相连，PS 和 SD 卡连接器连接示

意图如下如所示：

图片展示了Micro SD卡与ZYNQ UltraScale+ RFSoC核心板之间的连接示意图。SD卡的SDIO_CLK、SDIO_CMD、SDIO_DAT0至SDIO_DAT3以及SDIO_DETECT信号分别与PS BANK501的MIO信号相连。图中还标注了SD卡的引脚分配，包括SDIO_CLK、SDIO_CMD、SDIO_DAT0至SDIO_DAT3和SDIO_DETECT信号的引脚名和引脚号。该图在文档中用于说明SD卡与PS BANK501的MIO信号连接关系，帮助读者理解SD卡与核心板之间的信号传输路径。

图3-5-1 SD 卡连接示意图

SD 卡引脚分配

信号名称引脚名引脚号备注
SDIO_CLKBANK501_PS_MIO51B21SD 时钟信号
SDIO_CMDBANK501_PS_MIO50A22SD 命令信号
SDIO_DAT0BANK501_PS_MIO46A20SD 数据 Bit0
SDIO_DAT1BANK501_PS_MIO47D21SD 数据 Bit1
SDIO_DAT2BANK501_PS_MIO48C21SD 数据 Bit2
SDIO_DAT3BANK501_PS_MIO49E21SD 数据 Bit3
SDIO_DETECTBANK501_PS_MIO45B20SD 卡检测信号

表3-5-1 SD 卡引脚分配

光纤接口 ​

AXRF47 载板上有 2 路光纤接口，1 路 SFP 接口，1 路 QSFP28 接口。2 路光纤接口分别跟 ZYNQ 的 BANK128、BAN129 上的 GTY 收发器相连接。BANK128 的 2 个参考时钟分别由 ACRF47 核心板的 LMK04828 芯片和载板上的差分晶振提供 156.25MHz。

QSFP28 接口连接示意图如下图所示：

图片内容：该图展示了QSFP28接口的连接示意图，包括ZYNQ UltraScale+ RFSoC与BANK128和BANK129之间的连接，以及LMK04828芯片和差分晶振提供的156.25MHz参考时钟。图中还标注了MGT_TX0_N、MGT_TX0_P、MGT_RX0_N、MGT_RX0_P等信号线。 图片作用：此图详细说明了QSFP28接口的引脚分配和连接方式，帮助读者理解AXRF47开发板上QSFP28接口的具体配置和工作原理。

图3-6-1 光纤设计示意图

QSFP 接口引脚分配

信号名称ZYNQ 引脚名ZYNQ 引脚号备注
QSFP_RX0_NMGTYRXN0_128P34
QSFP_RX0_PMGTYRXP0_128P33
QSFP_RX1_NMGTYRXN1_128M34
QSFP_RX1_PMGTYRXP1_128M33
QSFP_RX2_NMGTYRXN2_128K34
QSFP_RX2_PMGTYRXP2_128K33
QSFP_RX3_NMGTYRXN3_128H34
QSFP_RX3_PMGTYRXP3_128H33
QSFP_TX0_NMGTYTXN0_128N31
QSFP_TX0_PMGTYTXP0_128N30
QSFP_TX1_NMGTYTXN1_128L31
QSFP_TX1_PMGTYTXP1_128L30
QSFP_TX2_NMGTYTXN2_128J31
QSFP_TX2_PMGTYTXP2_128J30
QSFP_TX3_NMGTYTXN3_128G31
QSFP_TX3_PMGTYTXP3_128G30

表3-6-1 光纤引脚分配

BANK128 参考时钟分配

ZYNQ 引脚名ZYNQ 引脚号备注
MGTREFCLK0N_128M29LMK04828 的 SDCLKOUT3 输出
默认配置 156.25MHz
MGTREFCLK0P_128M28LMK04828 的 SDCLKOUT3 输出
默认配置 156.25MHz
MGTREFCLK1N_128K29载板 156.25MHz 差分输出
MGTREFCLK1P_128K28载板 156.25MHz 差分输出
MGTREFCLK0N_129H29LMK04828 的 SDCLKOUT1 输出
默认配置 156.25MHz
MGTREFCLK0P_129H28LMK04828 的 SDCLKOUT1 输出
默认配置 156.25MHz

表3-6-2 参考时钟引脚分配

SFP 接口引脚分配

信号名称ZYNQ 引脚名ZYNQ 引脚号备注
SFP_RX0_NMGTYRXN0_129F34
SFP_RX0_PMGTYRXP0_129F33
SFP_TX0_NMGTYTXN0_129E31
SFP_TX0_PMGTYTXP0_129E30

表3-6-3 SFP 接口引脚分配

低速控制 IO 处理：

QSFP 低速 IO 信号名备注SFP 低速 IO 信号名备注
SCL上拉 3.3vTX_FULT上拉 3.3v
SDA上拉 3.3vTX_DISABLE接地
ModSeIL上拉 3.3vRATE_SELECT0上拉 3.3v
ResetL上拉 3.3vRATE_SELECT1上拉 3.3v
ModPrsl上拉 3.3vLOS上拉 3.3v
intL上拉 3.3v
LPMode接地

表3-6-4 光纤低速 IO 信号处理方式

JTAG&UART 接口 ​

AXRF47 载板上预留了一个 JTAG&UART 接口，用于下载调试 FPGA 程序或者固化程序到 FLASH。我们这里使用了 FTDI 的第 5 待 USB 设备芯片 FT2232H 芯片，它是一个 USB2.0 高速至 UART/FIFO 芯片，有两个多协议同步串行引擎允许使用 JTAG。具有在多种工业标准串行或并行接口配置的能力。

JTAG&UART 连接示意图如下图所示：

图片内容：该图展示了AXRF47开发板中JTAG&UART接口的连接示意图。图中左侧为ZYNQ UltraScale+ RFSoC，右侧为FT2232HQ，两者通过电平转换模块连接。ZYNQ UltraScale+ RFSoC的UART0_TX和UART0_RX分别连接到FT2232HQ的相应引脚，同时FT2232HQ通过USB Type-C接口与外部设备通信。 图片作用：此图在文档中用于说明JTAG&UART接口的硬件连接关系，帮助读者理解AXRF47开发板中UART通信的具体实现方式。

图3-7-1 JTAG&UART 连接器连接示意图

信号名称引脚名引脚号备注
UART0_TXBANK501_PS_MIO43A19PS Uart 数据输出
UART0_RXBANK501_PS_MIO42E20PS Uart 数据输入

表3-7-1 UART 连接器引脚分配

GPS 模块（选配） ​

AXRF47 载板可以选配 GPS 模块 NEO-M8N，这是一款高性能的 GNSS 接收器模块，具有卓越的定位精度和灵敏度。该模块采用了最新的 u-blox M8 芯片， 支持 GPS、GLONASS、BeiDou、Galileo 等多种卫星系统，能够提供全球范围内的定位数据。GPS 连接示意图如下图所示：

图片展示了GPS模块NEO-M8N与ZYNQ UltraScale+ RFSoC之间的连接示意图。GPS模块通过GPS_PPS_1S和GPS_RXD信号与ZYNQ UltraScale+ RFSoC的BANK 89相连，同时GPS模块还通过RF_IN接收射频信号。此外，GPS模块的GPS_USB_DN和GPS_USB_DP信号分别连接到ZYNQ UltraScale+ RFSoC的IO_L10P_AD2P_89和IO_L9P_AD3P_89引脚。图片在上下文中用于说明GPS模块的连接方式，帮助读者理解GPS模块在AXRF47开发板中的具体应用。

图3-8-1 GPS 模块连接示意图

GPS 模块引脚分配

信号名称引脚名引脚号备注
GPS_PPS_1SIO_L10P_AD2P_89K11TIMEPLUSE
GPS_TXDIO_L9P_AD3P_89H10TXD_MISO

表3-8-1 GPS 模块引脚分配

扩展 IO 和 LED 灯 ​

AXRF47 载板扩展了 2 组 PL 端 IO（x8），一组 PS 端 IO（x10）。

图片展示了AXRF47开发板的J10和J11扩展IO管脚分配图。J10的引脚从1到15依次连接到BANK501的PS_MIO31到PS_MIO41，同时标注了VCC_5V和VCC_12V电源连接。J11的引脚从1到10依次连接到USER_IO0到USER_IO7，同时标注了+3.3V电源连接。该图在文档中用于说明J10和J11扩展IO的具体管脚分配，帮助用户理解如何正确连接扩展IO信号。

图3-9-1 扩展 IO 电路连接图

J11 扩展 IO 管脚分配

信号名称引脚名引脚号备注
USER_IO0IO_L6N_HDGC_AD6N_89E9
USER_IO1IO_L5P_HDGC_AD7P_89E11
USER_IO2IO_L5N_HDGC_AD7N_89D11
USER_IO3IO_L4P_AD8P_89D9
USER_IO4IO_L4N_AD8N_89C9
USER_IO5IO_L3P_AD9P_89A10
USER_IO6IO_L3N_AD9N_89A9
USER_IO7IO_L2P_AD10P_89C10

表3-9-1 J11扩展 IO引脚分配

J9 扩展 IO 管脚分配

信号名称引脚名引脚号备注
USER_IOB0IO_L10N_AD2N_89K10
USER_IOB1IO_L11P_AD1P_89J11
USER_IOB2IO_L11N_AD1N_89H11
USER_IOB3IO_L8P_HDGC_AD4P_89G11
USER_IOB4IO_L8N_HDGC_AD4N_89G10
USER_IOB5IO_L7P_HDGC_AD5P_89F10
USER_IOB6IO_L7N_HDGC_AD5N_89F9
USER_IOB7IO_L6P_HDGC_AD6P_89E10

表3-9-2 J9扩展 IO引脚分配

J10 扩展 IO 管脚分配

信号名称引脚名引脚号备注
BANK501_PS_MIO30PS_MIO30H20
BANK501_PS_MIO31PS_MIO31G20
BANK501_PS_MIO32PS_MIO32F19
BANK501_PS_MIO33PS_MIO33G21
BANK501_PS_MIO34PS_MIO34D18
BANK501_PS_MIO35PS_MIO35F20
BANK501_PS_MIO38PS_MIO38B18
BANK501_PS_MIO39PS_MIO39D19
BANK501_PS_MIO40PS_MIO40A18
BANK501_PS_MIO41PS_MIO41C19

表3-9-3 J10扩展 IO引脚分配

AXRF47 载卡上可以扩展出 4 个用户自定义的 LED 灯,4 个扩展 IO 引到了

2PIN 的 TJC3 直插针座上。

图片展示了AXRF47载卡上扩展出的4个用户自定义LED灯的电路图。每个LED灯由一个LED、一个电阻（RES_510R_0402）和一个三极管（MMBT3904LT1G）组成，通过J10扩展IO引脚连接到2PIN的TJC3直插针座上。电路图中还标注了每个LED灯的引脚号和电阻值，如LEDG0对应R24，LEDG1对应R27等。该电路图在用户手册中用于说明如何通过扩展IO引脚控制LED灯，为用户提供了直观的电路参考。

图3-9-2 LED 灯扩展 IO 电路示意图

LED 灯扩展 IO 管脚分配

信号名称引脚名引脚号备注
LEDG0IO_L9N_AD3N_89H9
LEDG1IO_L1N_AD11N_89B11
LEDG2IO_L2N_AD10N_89B10
LEDG3IO_L1P_AD11P_89C11

表3-9-4 LED 灯引脚分配

拨码开关配置 ​

AXRF47 开发板上有一个 2 位的拨码开关SWC1 和 2 个跳线帽来配置ZYNQ 系统的启动模式。RFEVM 开发平台支持 3 种启动模式，分别是 JTAG 调试模式、QSPI FLASH 和 SD 卡启动模式。ACRF47 芯片上电后会检测（PS_MODE0~3）的电平来决定那种启动模式。用户可以同通过拨码开关 SWC1 来选择不同的启动模式。

图片展示了PS_MODE电路示意图，其中SWC1和SWC2的拨码开关位置与PS_MODE0至PS_MODE3的连接关系清晰可见。SWC1的1、2位置分别连接PS_MODE0和PS_MODE1，而SWC2的1位置连接PS_MODE2，2位置连接PS_MODE3。此外，图片中还标注了电阻R84至R87的阻值和精度。该电路图在上下文中用于说明AXRF47开发板的PS_MODE启动模式配置，帮助用户理解不同拨码开关配置对PS_MODE状态的影响。

图3-10-1 PS_MODE 电路示意图

默认配置为 SWC3 通过跳线帽短接即 PS_MODE0=0 ， SWC2 默认上拉即 PS_MODE1=1；

图片中显示了AXRF47开发板上的PS_MODE电路示意图，其中红色圆圈标注了SWC3和SWC2的位置。SWC3通过跳线帽短接时，PS_MODE0=0；SWC2默认上拉时，PS_MODE1=1。这些拨码开关配置直接影响到PS_MODE的启动模式，是开发板配置的重要组成部分。

图3-10-2 配置示意图

SWC1 启动模式配置如下表所示。

表 21 SWC1 启动模式配置

拨码 SWC1 位置（1、2）MODE[3:0]启动模式
ON，ON0000JTAG
ON，ON0010QSPI
ON，OFF0110EMMC
OFF，OFF1110SD

图3-10-1 PS_MODE启动模式配置

注意：在 SD 卡启动模式下，JTAG 功能依然可以正常使用；

电源 ​

AXRF47 开发板的电源输入电压为 DC12V，载板上通过多路电源芯片产生

+5V、+1.8V、+33V 电源。

电源设计框图如下图所示：

图片内容：该图展示了AXRF47开发板的电源设计框图，其中VCC12V输入电压通过LTM4644和MYMGK00504芯片分别转换为VCC5V、VCC1V8和VCC3V3三种电压，分别供给FRSOM-5V、RFSOM_EVM和FPGA-I/O模块。 图片作用：该图在文档中用于说明AXRF47开发板的电源设计，通过框图清晰地展示了电源输入电压如何通过不同芯片转换为不同电压，以满足开发板上不同模块的供电需求。

图3-11-1 AXRF47 载板电源接口部分

结构尺寸图 ​

图片内容：该图展示了AXRF47开发板的正面结构尺寸图，标注了各边的尺寸：左侧为180.34mm，右侧为172.72mm，底部为244.89mm，顶部为254.00mm。图中还标有“RF5000”和“REV1.2”字样，表明这是RF5000版本的开发板。图片在上下文中作用：此图用于说明AXRF47核心板的结构尺寸，帮助用户了解开发板的物理尺寸，以便在实际使用中进行安装和布局规划。

图3-12-1 AXRF47 正面图

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