ALINX 产品手册

外观

Z19开发板用户手册

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芯驿电子科技（上海）有限公司 基于AMD Zynq UltraScale+ MPSoCs开发平台的开发板（型号：Z19）2021款正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款MPSoCs开发平台使用AMD Zynq UltraScale+ EG芯片ZU19EG的解决方案，它采用Processing System(PS)+Programmable Logic(PL)技术将四核ARM Cortex-A53 和FPGA 可编程逻辑集成在一颗芯片上。开发板上PS端带有4片共8GB高速DDR4 SDRAM芯片，1片32GB的eMMC存储芯片和2片512Mb的QSPI FLASH芯片；核心板上PL端带有一个260脚的DDR4 SODIMM插槽（DDR4 SODIMM需另行购买）。

在开发板的设计上我们为用户扩展了丰富的外围接口，比如2个FMC双宽度接口、1路M.2 SSD接口、1路PCIE主模式插槽、4路SATA接口、3对差分SMA接口、1路mini_DP接口、4路QSFP28光纤接口、4个USB3.0接口、2路千兆以太网接口、3路UART接口、1路TF卡槽、2路CAN总线接口、2路RS485接口和1路MIPI摄像头接口等等。满足用户各种高速数据交换，数据存储，视频传输处理，深度学习，人工智能以及工业控制的要求，是一款“专业级”的ZYNQ开发平台。为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事MPSoCs开发的学生、工程师等群体。

图片展示的是Z19开发板。板上中央有ALINX标识的散热风扇，周围分布着多个接口和芯片，如左上角有FMC双宽度接口，右上角有M.2 SSD接口、PCIE主模式插槽等，右下角有USB3.0接口、千兆以太网接口等。板上还标有“#FMC”标识。该图片与文档中介绍开发板丰富外围接口的内容相关，直观呈现了开发板的实际外观和接口布局。

图0-1 Z19开发板

一、开发板简介 ​

在这里，对这款Z19 MPSoCs开发平台进行简单的功能介绍。

开发板主要由ZU19EG + 4个DDR4+DDR4 SODIMM + eMMC +2个 QSPI FLASH构成。主芯片采用AMD公司的Zynq UltraScale+ MPSoCs系列的芯片，型号为XCZU19EG- -2FFVC1760I。ZU19EG芯片可分成处理器系统部分Processor System（PS）和可编程逻辑部分Programmable Logic（PL）。 在ZU19EG芯片的PS端和PL端分别挂了4片DDR4和1个260脚DDR4 SODIMM卡槽，PS端的每片DDR4容量高达2GB，使得ARM系统和FPGA系统能独立处理和存储的数据的功能。PS端的32GB eMMC FLASH存储芯片和2片512Mb的QSPI FLASH用来静态存储MPSoCs的操作系统、文件系统及用户数据。

开发板扩展了丰富的外围接口，其中包含2个FMC双宽度接口、1路M.2 SSD接口、1路PCIE主模式插槽、4路SATA接口、3对差分SMA接口、1路mini_DP接口、4路QSFP28光纤接口、4个USB3.0接口、2路千兆以太网接口、3路UART接口、1路TF卡槽、2路CAN总线接口、2路RS485接口和1路MIPI摄像头接口和一些按键LED。

下图为整个开发系统的结构示意图：

图片为Z19开发板结构图，展示了开发板的硬件架构。中心为XILINX UltraScale+ MPSoC XCZU19EG芯片，其PS部分连接USB、以太网、SD卡、CAN等接口，PL部分连接FMC、SATA、MIPI、QSFP28等接口。外围还设有USB UART、CP2102、GPHY、电平转换、USB PHY、USB HUB、M.2 SSD、CAN芯片等模块。该图直观呈现了开发板各部分硬件连接关系，与上文介绍的开发板扩展丰富外围接口相呼应。

图0-2 Z19开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

  • AMD ARM+FPGA芯片 XCZU19EG- -2FFVC1760I
  • DDR4

PS端带有四片大容量2GB（共8GB）高速DDR4 SDRAM。

Pl端带有一个260脚的DDR4 SODIMM插槽。

  • eMMC

PS端挂载一片32GB eMMC FLASH存储芯片，用户存储操作系统文件或者其他用户数据。

  • QSPI FLASH

两片512Mbit的QSPI FLASH存储芯片, 可用作ZYNQ芯片的Uboot文件，系统文件和用户数据的存储。

  • PCIe x8插槽

一路标准的PCIEx8主模式插槽用于PCIEx8通信, 可用于连接PCIEx8，x4, x2, x1的PCIE板卡，实现PCIE数据通信。支持PCI Express 2.0标准，单通道通信速率可高达5GBaud。

  • SMA接口

6个SMA接口共引出3对差分信号。

  • SATA接口

4路SATA接口，用于连接硬盘等外设。

  • DP输出接口

1路标准的Display Port输出显示接口，用于视频图像的显示。最高支持4K@30Hz或者1080P@60Hz输出。

  • USB3.0接口

4路USB3.0 HOST接口，USB接口类型为TYPE A。用于连接外部的USB外设，比如连接鼠标，键盘，U盘等外设。

  • 千兆以太网接口

2路10/100M/1000M以太网RJ45接口，PS和PL各1路。用于和电脑或其它网络设备进行以太网数据交换。

  • Uart接口

2路Uart转USB接口，PS和PL各1路。用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UART芯片, USB接口采用MINI USB接口。

  • 1路ps uart通过一个1mm间距10pin FPC接口引出，用于连接串口屏等外设。
  • 4路QSFP28光纤接口

提供4个独立的发送和接收通道，每个功能可以在OM4 MMF的100米处进行25Gbps的运行，总体数据速率为100Gbps。

  • Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

  • FMC扩展口

2个标准的FMC HPC的扩展口，符合标准双宽度FMC标准。可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。

  • CAN通信接口

2路CAN总线接口，选用TI公司的SN65HVD232芯片，接口采用4Pin的绿色接线端子。

  • 485通信接口

2路485通信接口，选用MAXIM公司的MAX3485芯片。接口采用6Pin的绿色接线端子。

  • MIPI接口

2个LANE的MIPI摄像头输入接口，用于连接MIPI摄像头模块（AN5641）。

  • JTAG调试口

1个10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试，用户可以通过AMD下载器对ZU9EG系统进行调试和下载。

  • 温湿度传感器

板载1片温湿度传感器芯片LM75，用于检测板子周围环境的温度和湿度。

  • EEPROM

1片IIC接口的EEPROM 24LC04;

  • RTC实时时钟

1路内置的RTC实时时钟；

  • LED灯

2个双路侧装LED灯，包含1个电源指示灯，1个DONE配置指示灯，2个用户指示灯。

  • 按键

3个按键，1个侧装复位按键， 2个用户按键。

ZYNQ芯片 ​

开发板使用的是AMD公司的Zynq UltraScale+ MPSoCs EG系列的系列的芯片，型号为XCZU19EG-2FFVC1760I。ZU19EG芯片的PS系统集成了4个ARM Cortex™-A53处理器，速度高达1.3Ghz，支持2级Cache; 另外ZU9EG还包含2个Cortex-R5处理器（速度高达533Mhz）。

ZU19EG芯片支持32位或者64位的DDR4，LPDDR4，DDR3,DDR3L, LPDDR3存储芯片，在PS端带有丰富的高速接口如PCIE Gen2, USB3.0, SATA 3.1, DisplayPort；同时另外也支持USB2.0，千兆以太网，SD/SDIO，I2C，CAN，UART，GPIO等接口。PL端内部含有丰富的可编程逻辑单元，DSP和内部RAM。ZU19EG芯片的总体框图如图2-2-1所示

图片展示了ZYNQ ZU19EG芯片的总体框图。上方为Processing System，包含Application Processing Unit、Graphics Processing Unit、Memory、Real-Time Processing Unit、Platform Management Unit、Configuration and Security Unit、System Functions等模块。下方是Programmable Logic，有Storage & Signal Processing、General-Purpose I/O、High-Speed Connectivity等部分。该图与文档中介绍ZU19EG芯片支持多种存储芯片、高速接口及可编程逻辑单元等内容相呼应，直观呈现了芯片架构。

图1-1 ZYNQ ZU19EG芯片的总体框图

其中PS系统部分的主要参数如下：

  • ARM 四核Cortex™-A53处理器，速度高达1.3GHz，每个CPU 32KB 1级指令和数据缓存，1MB 2级缓存 2个CPU共享。
  • ARM 双核Cortex-R5处理器，速度高达533MHz，每个CPU 32KB 1级指令和数据缓存，及128K紧耦合内存。
  • 外部存储接口，支持32/64bit DDR4/3/3L、LPDDR4/3接口。
  • 静态存储接口，支持NAND, 2xQuad-SPI FLASH。
  • 高速连接接口，支持PCIe Gen2 x4, 2xUSB3.0, Sata 3.1, DisplayPort, 4x Tri-mode Gigabit Ethernet。
  • 普通连接接口：2xUSB2.0, 2x SD/SDIO, 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO。
  • 电源管理：支持Full/Low/PL/Battery四部分电源的划分。
  • 加密算法：支持RSA, AES和SHA。
  • 系统监控：10位1Mbps的AD采样，用于温度和电压的检测。
  • 其中PL逻辑部分的主要参数如下：
  • 逻辑单元(System Logic Cells)：1143K；
  • 触发器(CLB flip-flops) : 1045K；
  • 查找表(CLBLUTs) : 523K；
  • Block RAM：34.6Mb；
  • 时钟管理单元（CMTs）: 11个
  • DSP Slices：1968个
  • GTH 16.3Gb/s收发器： 44个

XCZU19EG-2FFVC1760I芯片的速度等级为-2，工业级，封装为FFVC1760。

DDR4 DRAM ​

Z19开发板上配有4片Micron(美光）的2GB的DDR4芯片，型号为MT40A1G16KD-062E，均挂载在PS端，组成64位数据总线带宽和8GB的容量。PL端引出一个260脚的DDR4 SODIMM插槽。PS端的DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps)，4片DDR4存储系统直接连接到了PS的BANK504的存储器接口上。PL端DDR4 SODIMM卡槽连接到了FPGA的BANK69，70，71的接口上。DDR4 SDRAM的具体配置如下表2-3-1所示。

位号芯片型号容量厂家
U4,U5,U6,U7MT40A1G16KD-062E1G x 16bitMicron

表2-1 DDR4 SDRAM配置

DDR4的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，保证DDR4的高速稳定的工作。

PS端的DDR4的硬件连接方式如图3-1所示:

图片展示了Zynq UltraScale+开发板PS端DDR4 SDRAM的硬件连接示意图。左侧为Zynq UltraScale+芯片U1，其BANK 504部分与右侧的四块DDR4（MT40A1G16KD - 062E）芯片相连。数据线传输64位数据，时钟地址线、控制线也连接至DDR4芯片。该图与文档中PS端DDR4的硬件连接方式内容相关，直观呈现了硬件连接关系。

图2-1 PS端DDR4 DRAM原理图部分

PL端的DDR4 SODIMM卡槽的硬件连接方式如图3-2所示:

图片展示了PL端的DDR4 SODIMM卡槽硬件连接方式。左侧为ZYNQ Ultra Scale+，标注有BANK 69、70、71。右侧为DDR4 SODIMM。两者之间有两类连线，数据为72位，此外还有时钟地址、控制线。该图与文档上下文紧密相关，是对PL端DDR4 DRAM硬件连接方式的图示说明，直观呈现了PL端DDR4 SODIMM卡槽与ZYNQ Ultra Scale+之间的连接关系，帮助理解PL端DDR4的硬件设计。

图2-2 PL端DDR4 DRAM原理图部分

PS端DDR4 SDRAM引脚分配：

信号名称引脚名引脚号
PS_DDR4_DQS0_NPS_DDR_DQS_N0_504BA30
PS_DDR4_DQS0_PPS_DDR_DQS_P0_504AY30
PS_DDR4_DQS1_NPS_DDR_DQS_N1_504AY33
PS_DDR4_DQS1_PPS_DDR_DQS_P1_504AY32
PS_DDR4_DQS2_NPS_DDR_DQS_N2_504AT30
PS_DDR4_DQS2_PPS_DDR_DQS_P2_504AR30
PS_DDR4_DQS3_NPS_DDR_DQS_N3_504AT32
PS_DDR4_DQS3_PPS_DDR_DQS_P3_504AR32
PS_DDR4_DQS4_NPS_DDR_DQS_N4_504AR40
PS_DDR4_DQS4_PPS_DDR_DQS_P4_504AP40
PS_DDR4_DQS5_NPS_DDR_DQS_N5_504AK37
PS_DDR4_DQS5_PPS_DDR_DQS_P5_504AJ37
PS_DDR4_DQS6_NPS_DDR_DQS_N6_504AU41
PS_DDR4_DQS6_PPS_DDR_DQS_P6_504AU40
PS_DDR4_DQS7_NPS_DDR_DQS_N7_504AL41
PS_DDR4_DQS7_PPS_DDR_DQS_P7_504AL40
PS_DDR4_DQ0PS_DDR_DQ0_504AV29
PS_DDR4_DQ1PS_DDR_DQ1_504AW30
PS_DDR4_DQ2PS_DDR_DQ2_504AW29
PS_DDR4_DQ3PS_DDR_DQ3_504AW31
PS_DDR4_DQ4PS_DDR_DQ4_504BB31
PS_DDR4_DQ5PS_DDR_DQ5_504BB30
PS_DDR4_DQ6PS_DDR_DQ6_504BB29
PS_DDR4_DQ7PS_DDR_DQ7_504BA31
PS_DDR4_DQ8PS_DDR_DQ8_504BB33
PS_DDR4_DQ9PS_DDR_DQ9_504BA32
PS_DDR4_DQ10PS_DDR_DQ10_504BA33
PS_DDR4_DQ11PS_DDR_DQ11_504BB34
PS_DDR4_DQ12PS_DDR_DQ12_504AV31
PS_DDR4_DQ13PS_DDR_DQ13_504AW32
PS_DDR4_DQ14PS_DDR_DQ14_504AV32
PS_DDR4_DQ15PS_DDR_DQ15_504AV33
PS_DDR4_DQ16PS_DDR_DQ16_504AN29
PS_DDR4_DQ17PS_DDR_DQ17_504AP29
PS_DDR4_DQ18PS_DDR_DQ18_504AP30
PS_DDR4_DQ19PS_DDR_DQ19_504AP31
PS_DDR4_DQ20PS_DDR_DQ20_504AT31
PS_DDR4_DQ21PS_DDR_DQ21_504AU30
PS_DDR4_DQ22PS_DDR_DQ22_504AU31
PS_DDR4_DQ23PS_DDR_DQ23_504AU29
PS_DDR4_DQ24PS_DDR_DQ24_504AV34
PS_DDR4_DQ25PS_DDR_DQ25_504AU33
PS_DDR4_DQ26PS_DDR_DQ26_504AT33
PS_DDR4_DQ27PS_DDR_DQ27_504AU34
PS_DDR4_DQ28PS_DDR_DQ28_504AN33
PS_DDR4_DQ29PS_DDR_DQ29_504AP32
PS_DDR4_DQ30PS_DDR_DQ30_504AN32
PS_DDR4_DQ31PS_DDR_DQ31_504AN31
PS_DDR4_DQ32PS_DDR_DQ32_504AN41
PS_DDR4_DQ33PS_DDR_DQ33_504AN42
PS_DDR4_DQ34PS_DDR_DQ34_504AP42
PS_DDR4_DQ35PS_DDR_DQ35_504AP41
PS_DDR4_DQ36PS_DDR_DQ36_504AN39
PS_DDR4_DQ37PS_DDR_DQ37_504AR38
PS_DDR4_DQ38PS_DDR_DQ38_504AP39
PS_DDR4_DQ39PS_DDR_DQ39_504AN38
PS_DDR4_DQ40PS_DDR_DQ40_504AL37
PS_DDR4_DQ41PS_DDR_DQ41_504AL38
PS_DDR4_DQ42PS_DDR_DQ42_504AK38
PS_DDR4_DQ43PS_DDR_DQ43_504AK39
PS_DDR4_DQ44PS_DDR_DQ44_504AJ36
PS_DDR4_DQ45PS_DDR_DQ45_504AL35
PS_DDR4_DQ46PS_DDR_DQ46_504AJ35
PS_DDR4_DQ47PS_DDR_DQ47_504AK35
PS_DDR4_DQ48PS_DDR_DQ48_504AR42
PS_DDR4_DQ49PS_DDR_DQ49_504AT41
PS_DDR4_DQ50PS_DDR_DQ50_504AT42
PS_DDR4_DQ51PS_DDR_DQ51_504AT40
PS_DDR4_DQ52PS_DDR_DQ52_504AV42
PS_DDR4_DQ53PS_DDR_DQ53_504AV41
PS_DDR4_DQ54PS_DDR_DQ54_504AV39
PS_DDR4_DQ55PS_DDR_DQ55_504AV38
PS_DDR4_DQ56PS_DDR_DQ56_504AM39
PS_DDR4_DQ57PS_DDR_DQ57_504AM38
PS_DDR4_DQ58PS_DDR_DQ58_504AM40
PS_DDR4_DQ59PS_DDR_DQ59_504AM41
PS_DDR4_DQ60PS_DDR_DQ60_504AJ42
PS_DDR4_DQ61PS_DDR_DQ61_504AK42
PS_DDR4_DQ62PS_DDR_DQ62_504AK40
PS_DDR4_DQ63PS_DDR_DQ63_504AK41
PS_DDR4_DM0PS_DDR_DM0_504AY29
PS_DDR4_DM1PS_DDR_DM1_504AY34
PS_DDR4_DM2PS_DDR_DM2_504AR29
PS_DDR4_DM3PS_DDR_DM3_504AR33
PS_DDR4_DM4PS_DDR_DM4_504AR39
PS_DDR4_DM5PS_DDR_DM5_504AL36
PS_DDR4_DM6PS_DDR_DM6_504AU39
PS_DDR4_DM7PS_DDR_DM7_504AL42
PS_DDR4_A0PS_DDR_A0_504BA38
PS_DDR4_A1PS_DDR_A1_504BB36
PS_DDR4_A2PS_DDR_A2_504BA35
PS_DDR4_A3PS_DDR_A3_504BB35
PS_DDR4_A4PS_DDR_A4_504BB38
PS_DDR4_A5PS_DDR_A5_504AY35
PS_DDR4_A6PS_DDR_A6_504AP37
PS_DDR4_A7PS_DDR_A7_504AT36
PS_DDR4_A8PS_DDR_A8_504AR35
PS_DDR4_A9PS_DDR_A9_504AT35
PS_DDR4_A10PS_DDR_A10_504AU35
PS_DDR4_A11PS_DDR_A11_504AU36
PS_DDR4_A12PS_DDR_A12_504AW36
PS_DDR4_A13PS_DDR_A13_504AW37
PS_DDR4_ACT_BPS_DDR_ACT_N_504AR37
PS_DDR4_ALERT_BPS_DDR_ALERT_N_504AM36
PS_DDR4_BA0PS_DDR_BA0_504AN37
PS_DDR4_BA1PS_DDR_BA1_504AN36
PS_DDR4_BG0PS_DDR_BG0_504AP36
PS_DDR4_CAS_BPS_DDR_A15_504AW34
PS_DDR4_CKE0PS_DDR_CKE0_504AY38
PS_DDR4_CLK0_NPS_DDR_CK_N0_504BA37
PS_DDR4_CLK0_PPS_DDR_CK0_504BA36
PS_DDR4_CS0_BPS_DDR_CS_N0_504AY37
PS_DDR4_ODT0PS_DDR_ODT0_504BB39
PS_DDR4_PARITYPS_DDR_PARITY_504AM35
PS_DDR4_RAS_BPS_DDR_A16_504AR34
PS_DDR4_RESET_BPS_DDR_RAM_RST_N_504AM34
PS_DDR4_WE_BPS_DDR_A14_504AW35

表2-2 PS端DDR4 DRAM引脚分配

PL端DDR4 SODIMM引脚分配：

信号名称引脚名引脚号
PL_DDR4_DQS0_NIO_L4N_T0U_N7_DBC_AD7N_71N19
PL_DDR4_DQS0_PIO_L4P_T0U_N6_DBC_AD7P_71N20
PL_DDR4_DQS1_NIO_L10N_T1U_N7_QBC_AD4N_71J22
PL_DDR4_DQS1_PIO_L10P_T1U_N6_QBC_AD4P_71K22
PL_DDR4_DQS2_NIO_L16N_T2U_N7_QBC_AD3N_71E20
PL_DDR4_DQS2_PIO_L16P_T2U_N6_QBC_AD3P_71F20
PL_DDR4_DQS3_NIO_L22N_T3U_N7_DBC_AD0N_71B21
PL_DDR4_DQS3_PIO_L22P_T3U_N6_DBC_AD0P_71C21
PL_DDR4_DQS4_NIO_L4N_T0U_N7_DBC_AD7N_69F30
PL_DDR4_DQS4_PIO_L4P_T0U_N6_DBC_AD7P_69G30
PL_DDR4_DQS5_NIO_L10N_T1U_N7_QBC_AD4N_69A32
PL_DDR4_DQS5_PIO_L10P_T1U_N6_QBC_AD4P_69B31
PL_DDR4_DQS6_NIO_L16N_T2U_N7_QBC_AD3N_69C34
PL_DDR4_DQS6_PIO_L16P_T2U_N6_QBC_AD3P_69D34
PL_DDR4_DQS7_NIO_L22N_T3U_N7_DBC_AD0N_69A40
PL_DDR4_DQS7_PIO_L22P_T3U_N6_DBC_AD0P_69A39
PL_DDR4_DQ0IO_L3P_T0L_N4_AD15P_71M20
PL_DDR4_DQ1IO_L3N_T0L_N5_AD15N_71L19
PL_DDR4_DQ2IO_L6P_T0U_N10_AD6P_71M22
PL_DDR4_DQ3IO_L5P_T0U_N8_AD14P_71P21
PL_DDR4_DQ4IO_L2N_T0L_N3_71L18
PL_DDR4_DQ5IO_L2P_T0L_N2_71M18
PL_DDR4_DQ6IO_L5N_T0U_N9_AD14N_71N21
PL_DDR4_DQ7IO_L6N_T0U_N11_AD6N_71M21
PL_DDR4_DQ8IO_L12P_T1U_N10_GC_71H21
PL_DDR4_DQ9IO_L11P_T1U_N8_GC_71H20
PL_DDR4_DQ10IO_L8N_T1L_N3_AD5N_71K20
PL_DDR4_DQ11IO_L8P_T1L_N2_AD5P_71L20
PL_DDR4_DQ12IO_L11N_T1U_N9_GC_71H19
PL_DDR4_DQ13IO_L12N_T1U_N11_GC_71G20
PL_DDR4_DQ14IO_L9P_T1L_N4_AD12P_71K21
PL_DDR4_DQ15IO_L9N_T1L_N5_AD12N_71J21
PL_DDR4_DQ16IO_L17N_T2U_N9_AD10N_71D21
PL_DDR4_DQ17IO_L17P_T2U_N8_AD10P_71E21
PL_DDR4_DQ18IO_L14P_T2L_N2_GC_71F23
PL_DDR4_DQ19IO_L18N_T2U_N11_AD2N_71D22
PL_DDR4_DQ20IO_L15N_T2L_N5_AD11N_71E19
PL_DDR4_DQ21IO_L15P_T2L_N4_AD11P_71F19
PL_DDR4_DQ22IO_L18P_T2U_N10_AD2P_71E22
PL_DDR4_DQ23IO_L14N_T2L_N3_GC_71F22
PL_DDR4_DQ24IO_L20N_T3L_N3_AD1N_71B20
PL_DDR4_DQ25IO_L21P_T3L_N4_AD8P_71A20
PL_DDR4_DQ26IO_L24P_T3U_N10_71B23
PL_DDR4_DQ27IO_L24N_T3U_N11_71A23
PL_DDR4_DQ28IO_L20P_T3L_N2_AD1P_71C20
PL_DDR4_DQ29IO_L21N_T3L_N5_AD8N_71A19
PL_DDR4_DQ30IO_L23P_T3U_N8_71B22
PL_DDR4_DQ31IO_L23N_T3U_N9_71A22
PL_DDR4_DQ32IO_L5P_T0U_N8_AD14P_69G28
PL_DDR4_DQ33IO_L5N_T0U_N9_AD14N_69F29
PL_DDR4_DQ34IO_L2N_T0L_N3_69H30
PL_DDR4_DQ35IO_L2P_T0L_N2_69J30
PL_DDR4_DQ36IO_L6P_T0U_N10_AD6P_69J28
PL_DDR4_DQ37IO_L6N_T0U_N11_AD6N_69H28
PL_DDR4_DQ38IO_L3P_T0L_N4_AD15P_69F31
PL_DDR4_DQ39IO_L3N_T0L_N5_AD15N_69F32
PL_DDR4_DQ40IO_L9N_T1L_N5_AD12N_69A30
PL_DDR4_DQ41IO_L8N_T1L_N3_AD5N_69B30
PL_DDR4_DQ42IO_L11N_T1U_N9_GC_69D31
PL_DDR4_DQ43IO_L11P_T1U_N8_GC_69E31
PL_DDR4_DQ44IO_L9P_T1L_N4_AD12P_69A29
PL_DDR4_DQ45IO_L8P_T1L_N2_AD5P_69C29
PL_DDR4_DQ46IO_L12P_T1U_N10_GC_69C30
PL_DDR4_DQ47IO_L12N_T1U_N11_GC_69C31
PL_DDR4_DQ48IO_L15N_T2L_N5_AD11N_69C33
PL_DDR4_DQ49IO_L18N_T2U_N11_AD2N_69A34
PL_DDR4_DQ50IO_L14N_T2L_N3_GC_69B33
PL_DDR4_DQ51IO_L15P_T2L_N4_AD11P_69D33
PL_DDR4_DQ52IO_L18P_T2U_N10_AD2P_69A33
PL_DDR4_DQ53IO_L14P_T2L_N2_GC_69B32
PL_DDR4_DQ54IO_L17P_T2U_N8_AD10P_69B35
PL_DDR4_DQ55IO_L17N_T2U_N9_AD10N_69A35
PL_DDR4_DQ56IO_L21N_T3L_N5_AD8N_69A38
PL_DDR4_DQ57IO_L20N_T3L_N3_AD1N_69B37
PL_DDR4_DQ58IO_L24P_T3U_N10_69C42
PL_DDR4_DQ59IO_L23P_T3U_N8_69B40
PL_DDR4_DQ60IO_L20P_T3L_N2_AD1P_69B36
PL_DDR4_DQ61IO_L21P_T3L_N4_AD8P_69A37
PL_DDR4_DQ62IO_L24N_T3U_N11_69B42
PL_DDR4_DQ63IO_L23N_T3U_N9_69B41
PL_DDR4_DQ64IO_L24P_T3U_N10_70A24
PL_DDR4_DQ65IO_L21P_T3L_N4_AD8P_70C26
PL_DDR4_DQ66IO_L23N_T3U_N9_70C25
PL_DDR4_DQ67IO_L20P_T3L_N2_AD1P_70A27
PL_DDR4_DQ68IO_L23P_T3U_N8_70C24
PL_DDR4_DQ69IO_L24N_T3U_N11_70A25
PL_DDR4_DQ70IO_L21N_T3L_N5_AD8N_70B27
PL_DDR4_DQ71IO_L20N_T3L_N3_AD1N_70A28
PL_DDR4_DM0IO_L1P_T0L_N0_DBC_71P18
PL_DDR4_DM1IO_L7P_T1L_N0_QBC_AD13P_71K19
PL_DDR4_DM2IO_L13P_T2L_N0_GC_QBC_71G22
PL_DDR4_DM3IO_L19P_T3L_N0_DBC_AD9P_71D19
PL_DDR4_DM4IO_L1P_T0L_N0_DBC_69K29
PL_DDR4_DM5IO_L7P_T1L_N0_QBC_AD13P_69E29
PL_DDR4_DM6IO_L13P_T2L_N0_GC_QBC_69E32
PL_DDR4_DM7IO_L19P_T3L_N0_DBC_AD9P_69C36
PL_DDR4_DM8IO_L19P_T3L_N0_DBC_AD9P_70C28
PL_DDR4_A0IO_L1P_T0L_N0_DBC_70P26
PL_DDR4_A1IO_L6P_T0U_N10_AD6P_70M23
PL_DDR4_A2IO_L6N_T0U_N11_AD6N_70L23
PL_DDR4_A3IO_L11P_T1U_N8_GC_70H25
PL_DDR4_A4IO_L11N_T1U_N9_GC_70H26
PL_DDR4_A5IO_T3U_N12_70D24
PL_DDR4_A6IO_L4N_T0U_N7_DBC_AD7N_70K24
PL_DDR4_A7IO_L18N_T2U_N11_AD2N_70E24
PL_DDR4_A8IO_L9N_T1L_N5_AD12N_70J24
PL_DDR4_A9IO_L10N_T1U_N7_QBC_AD4N_70G23
PL_DDR4_A10IO_L16N_T2U_N7_QBC_AD3N_70E27
PL_DDR4_A11IO_L16P_T2U_N6_QBC_AD3P_70E26
PL_DDR4_A12IO_L15N_T2L_N5_AD11N_70F28
PL_DDR4_A13IO_L7P_T1L_N0_QBC_AD13P_70K27
PL_DDR4_ACT_BIO_L9P_T1L_N4_AD12P_70J23
PL_DDR4_ALERT_BIO_L10P_T1U_N6_QBC_AD4P_70H23
PL_DDR4_BA0IO_L4P_T0U_N6_DBC_AD7P_70L24
PL_DDR4_BA1IO_T1U_N12_70K25
PL_DDR4_BG0IO_L17N_T2U_N9_AD10N_70D28
PL_DDR4_BG1IO_L17P_T2U_N8_AD10P_70D27
PL_DDR4_CAS_BIO_L7N_T1L_N1_QBC_AD13N_70J27
PL_DDR4_CKE0IO_L18P_T2U_N10_AD2P_70F24
PL_DDR4_CKE1IO_T2U_N12_70D26
PL_DDR4_CLK0_NIO_L13N_T2L_N1_GC_QBC_70G27
PL_DDR4_CLK0_PIO_L13P_T2L_N0_GC_QBC_70G26
PL_DDR4_CLK1_NIO_L14N_T2L_N3_GC_70E25
PL_DDR4_CLK1_PIO_L14P_T2L_N2_GC_70F25
PL_DDR4_CS0_BIO_L2P_T0L_N2_70M25
PL_DDR4_CS1_BIO_L3N_T0L_N5_AD15N_70N25
PL_DDR4_ODT0IO_L5P_T0U_N8_AD14P_70P23
PL_DDR4_ODT1IO_L2N_T0L_N3_70L25
PL_DDR4_PARITYIO_L3P_T0L_N4_AD15P_70N24
PL_DDR4_RAS_BIO_L8N_T1L_N3_AD5N_70J26
PL_DDR4_RSTIO_L15P_T2L_N4_AD11P_70F27
PL_DDR4_SCLIO_L9P_AD3P_93E6
PL_DDR4_SDAIO_L9N_AD3N_93D6
PL_DDR4_WE_BIO_L5N_T0U_N9_AD14N_70N23

表2-3 PL端DDR4 DRAM引脚分配

QSPI Flash ​

Z19核心板配有2片512MBit大小的Quad-SPI FLASH芯片组成8位带宽数据总线，FLASH型号为MT25QU512ABB1EW9-0SIT，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括FPGA的bit文件、ARM的应用程序代码以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表3-1。
位号芯片类型容量厂家
U2,U3MT25QU512ABB1EW9-0SIT512M bit美光

表3-1 QSPI Flash的型号和参数

QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。为图4-1为QSPI Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+开发板中QSPI Flash的连接示意图。左侧为ZYNQ UltraScale+芯片，其BANK 500部分与两个QSPI Flash（型号MT25QU512）相连。QSPI Flash U2通过QSPI0_CS、QSPI0_SCK、QSPI0_D0~QSPI0_D4与ZYNQ连接；QSPI Flash U3通过QSPI1_CS、QSPI1_SCK、QSPI1_D0~QSPI1_D4与ZYNQ连接。该图与上下文紧密相关，直观呈现了QSPI Flash与ZYNQ芯片PS部分BANK500的GPIO口连接关系，辅助理解配置芯片引脚分配的内容。

图3-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MIO5_QSPI0_SS_BPS_MIO5_500AL32
MIO0_QSPI0_SCLKPS_MIO0_500AM33
MIO4_QSPI0_IO0PS_MIO4_500AL33
MIO1_QSPI0_IO1PS_MIO1_500AM29
MIO2_QSPI0_IO2PS_MIO2_500AM31
MIO3_QSPI0_IO3PS_MIO3_500AM30
MIO7_QSPI1_SS_BPS_MIO7_500AL30
MIO12_QSPI1_SCLKPS_MIO12_500AJ34
MIO8_QSPI1_IO0PS_MIO8_500AK33
MIO9_QSPI1_IO1PS_MIO9_500AK34
MIO10_QSPI1_IO2PS_MIO10_500AK30
MIO11_QSPI1_IO3PS_MIO11_500AK32

表3-2 QSPI Flash引脚分配

eMMC Flash ​

开发板配有一片大容量的32GB大小的eMMC FLASH芯片，型号为MTFC32GAPALBH-IT，它支持JEDEC e-MMC V5.0标准的HS-MMC接口，电平支持1.8V或者3.3V。eMMC FLASH和ZYNQ连接的数据宽度为8bit。由于eMMC FLASH的大容量和非易失特性，在ZYNQ系统使用中，它可以作为系统大容量的存储设备，比如存储ARM的应用程序、系统文件以及其它的用户数据文件。eMMC FLASH的具体型号和相关参数见表4-1。

位号芯片类型容量厂家
U19MTFC32GAPALBH-IT32G ByteMicron

表4-1 eMMC Flash的型号和参数

eMMC FLASH连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。为图5-1为eMMC Flash在原理图中的部分。

图片展示了ZYNQ UltraScale+与eMMC Flash的连接示意图。左侧为ZYNQ UltraScale+，其BANK500部分通过MMC_CCLK、MMC_CMD、MMC_DAT0~MMC_DAT7等信号线与右侧的eMMC（型号为MTFC8GAKAJ CN-4M）连接。eMMC被标注为U8，ZYNQ UltraScale+被标注为U76。该图与上下文紧密相关，直观呈现了eMMC Flash连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上，以及在系统设计中配置PS端GPIO口功能为EMMC接口的连接关系。

图4-1 eMMC Flash连接示意图

配置芯片引脚分配：

信号名称引脚名引脚号
MMC_CCLKPS_MIO22_500AH32
MMC_CMDPS_MIO21_500AF35
MMC_DAT0PS_MIO13_500AD34
MMC_DAT1PS_MIO14_500AJ32
MMC_DAT2PS_MIO15_500AD35
MMC_DAT3PS_MIO16_500AJ31
MMC_DAT4PS_MIO17_500AJ30
MMC_DAT5PS_MIO18_500AE34
MMC_DAT6PS_MIO19_500AE35
MMC_DAT7PS_MIO20_500AH34
MMC_RSTNPS_MIO23_500AG35

表4-2 eMMC Flash引脚分配

时钟配置 ​

开发板上分别为PS系统, PL逻辑部分提供了参考时钟和RTC实时时钟，使PS系统和PL逻辑可以单独工作。时钟电路设计的示意图如下图5-1所示：

图片展示了Z19开发板核心板时钟源示意图。ZYNQ UltraScale+芯片U76的BANK503管脚连接无源晶振Y1，为PS系统提供32.768KHz的实时时钟源；BANK70管脚连接单端时钟X1，为PS系统提供33.33MHz的时钟源；U76的PL_CLK0_P和PL_CLK0_N管脚连接差分时钟G1，为PL系统提供200MHz的时钟源。该图与上文时钟电路设计示意图内容相呼应，直观呈现了时钟信号的连接情况。

图 5-1 核心板时钟源

另外板上还有两片可编程的时钟芯片Si5332BD11025-GM2为高速收发器GTX提供差分时钟源。

PS系统RTC实时时钟

核心板上的无源晶体Y1为PS系统的提供32.768KHz的实时时钟源。晶体连接到ZYNQ芯片的BANK503的PS_PADI_503和PS_PADO_503的管脚上。其原理图如图5-2所示：

图片展示的是Z19开发板RTC的无源晶振原理图。图中可见Y1为32.768KHz的无源晶振，其两侧分别连接着电容C4和C5，容值均为22pF，还有阻值为4.7M的电阻R6。图中还标注有PS_PADI_503、PS_PADO_503等信号名称及对应引脚AE28、AE27等。此原理图与文档中时钟配置的内容相关，直观呈现了RTC无源晶振的电路连接情况，为理解开发板的时钟配置提供参考。

图5-2 RTC的无源晶振

时钟引脚分配：

信号名称引脚
PS_PADI_503AE28
PS_PADO_503AE27

表5-1 RTC时钟引脚分配

PS系统时钟源

核心板上的X1晶振为PS部分提供33.333MHz的时钟输入。时钟的输入连接到ZYNQ芯片的BANK503的PS_REF_CLK_503的管脚上。其原理图如图5-3所示：

图片是Z19开发板PS部分的有源晶振原理图。图中PS_REF_CLK信号连接到AC27引脚，通过R2、R3、C3等元件与33.333333MHz的晶振X1连接，X1的OUT端与VCC_3V3连接，GND端与地连接。此外，FPGA_DONE信号经R6、C4、Y1等元件与32.768KHz的晶振Y1连接。该图与文档中时钟配置部分上下文对应，直观呈现了PS时钟的输入连接情况。

图5-3 PS部分的有源晶振

时钟引脚分配：

信号名称引脚
PS_REF_CLKAC27

表5-2 PS时钟引脚分配

PL系统时钟源

板上提供了一个差分200MHz的PL系统时钟源，用于DDR4控制器的参考时钟。晶振输出连接到PL BANK64的全局时钟(MRCC)，这个全局时钟可以用来驱动FPGA内的DDR4控制器和用户逻辑电路。该时钟源的原理图如图5-4所示

图片展示了Z19开发板PL系统时钟源的原理图。200MHz的晶振输出连接到PL BANK64的全局时钟，经过PLL（锁相环）电路，输出PL_CLK0信号，该信号经C375、C374、C376滤波后，分别从G25、H24引脚输出PL_CLK0_P、PL_CLK0_N信号，用于驱动FPGA内的DDR4控制器和用户逻辑电路。此图与文档中介绍的时钟配置内容相关，直观呈现了时钟源的电路连接情况。

图5-4 PL系统时钟源

PL时钟引脚分配：

信号名称引脚
PL_CLK0_PH24
PL_CLK0_NG25

表5-3 PL时钟引脚分配

电源 ​

Z19开发板供电电压为+12V，在板内通过多路DCDC芯片产生+5V,+5V_SATA,+3.3V_PCIE,+3.3V_QSFP,+1.8V电源。对于ZYNQ芯片的电源供应，板上通过1颗MAX20796GFB+电源芯片实现60A的电流为XCZU19EG提供核心电源0.85V, 通过两颗TPS74801DRCR电源芯片分别产生0.85V和1.8V电压为PS_MGT部分供电，通过两颗MAX20812AFH+电源芯片分别产生两路0.9V和两路1.2V电压为PL-MGT部分供电，另外使用一颗PMIC芯片TPS6508640产生XCZU19EG芯片所需要的其它所有电源，TPS6508640电源设计请参考电源芯片手册，设计框图如下：

图片是TPS6508640电源设计框图，用于为Xilinx Zynq UltraScale+ ZU7CG - ZU19EG提供电源。图中TPS5544C25为电源控制器，其输出电压为0.72V、1.8V、3.3V、5V等，这些电压通过不同BUCK模块转换产生，如BUCK1、BUCK2等。图中还标注了PL、PS、DDR Memory等区域，以及VCCINT、VCCPS、VCCPSPLL等电源引脚。该图与文档中介绍Z19开发板电源设计的内容相关，直观呈现了电源设计的架构。

图6-1 TPS6508640电源设计框图

M.2接口 ​

Z19开发板配备了一个PCIE x1标准的M.2接口，用于连接M.2的SSD固态硬盘，通信速度高达6Gbps。M.2接口使用M key插槽，只支持PCI-E, 不支持SATA，用户选择SSD固态硬盘的时候需要选择PCIE类型的SSD固态硬盘。

PCIE信号直接跟ZU19EG的BANK505 PS MGT收发器相连接，1路TX信号和RX信号都是以差分信号方式连接到MGT的LANE1。PCIE的时钟由Si5332芯片提供，频率为100Mhz, M.2电路设计的示意图如下图7-1所示:

图片展示了ZYNQ UltraScale+ M.2接口设计示意图。左侧是ZYNQ UltraScale+芯片，其BANK 505 MGT部分与右侧M.2接口连接。PCIE_TX_P、PCIE_TX_N信号分别连接PCIE_TX_C_P、PCIE_TX_C_N，PCIE_RX_P、PCIE_RX_N信号也分别连接PCIE_RX_C_P、PCIE_RX_C_N。505_PCIE_REFCLK_P、505_PCIE_REFCLK_N信号连接至SI5332芯片，PCIE_RSTN_MIO37信号经电平转换后连接M2_PCIE_RST_N。该图与上下文紧密相关，直观呈现了M.2接口与ZYNQ UltraScale+芯片的信号连接关系。

图7-1 M.2接口设计示意图

M.2接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
PCIE_TX_PPS_MGTRTXP0_505AH39PCIE数据发送正
PCIE_TX_NPS_MGTRTXN0_505AH40PCIE数据发送负
PCIE_RX_PPS_MGTRRXP0_505AG41PCIE数据接收正
PCIE_RX_NPS_MGTRRXN0_505AG42PCIE数据接收负
505_PCIE_REFCLK_PPS_MGTREFCLK0P_505AG37PCIE参考时钟正
505_PCIE_REFCLK_NPS_MGTREFCLK0N_505AG38PCIE参考时钟负
PCIE_RSTN_MIO37PS_MIO37_501N30PCIE复位信号

表7-1 M.2接口引脚分配

DP显示接口 ​

Z19开发板带有1路mini DisplayPort输出显示接口，用于视频图像的显示。接口支持VESA DisplayPort V1.2a 输出标准，最高支持4K x 2K@30Fps输出，支持Y-only, YCbCr444, YCbCr422, YCbCr420和RGB视频格式，每种颜色支持6, 8, 10, 或者12位。

DisplayPort数据传输通道直接用ZU19EG的BANK505 PS MGT驱动输出，MGT的LANE2和LANE3 TX信号以差分信号方式连接到DP连接器。DisplayPort辅助通道连接到PS的MIO管脚上。DP输出接口设计的示意图如下图8-1所示:

图片展示了ZYNQ UltraScale+开发板的DP接口设计示意图。左侧为ZYNQ UltraScale+芯片，其BANK505 MGT部分输出GT0_DP_TX_P、GT0_DP_TX_N等信号，BANK501部分输出DP_AUX_OUT等信号。右侧是DP连接器，其DP_AUX_OUT信号经电平转换、单端转差分处理后，分别连接DP_AUX_P、DP_AUX_N。U76为27MHz参考时钟，U131为电平转换模块，U37为单端转差分模块。该图与上下文介绍的DP显示接口设计内容相呼应，直观呈现了接口设计的硬件连接关系。

图8-1 DP接口设计示意图

DisplayPort接口ZYNQ引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
GT0_DP_TX_PPS_MGTRTXP3_505AB39DP数据低位发送正
GT0_DP_TX_NPS_MGTRTXN3_505AB40DP数据低位发送负
GT1_DP_TX_PPS_MGTRTXP2_505AD39DP数据高位发送正
GT1_DP_TX_NPS_MGTRTXN2_505AD40DP数据高位发送负
505_DP_CLKPPS_MGTREFCLK2P_505AC37DP参考时钟正
505_DP_CLKNPS_MGTREFCLK2N_505AC38DP参考时钟负
DP_AUX_OUT_MIO27PS_MIO27_501L29DP辅助数据输出
DP_AUX_IN_MIO30PS_MIO30_501L30DP辅助数据输入
DP_OE_MIO29PS_MIO29_501M27DP辅助数据输出使能
DP_HPD_MIO28PS_MIO28_501L28DP插入信号检测

表8-1 DP接口引脚分配

USB3.0接口 ​

Z19扩展板上有4个USB3.0接口，支持HOST工作模式，数据传输速度高达5.0Gb/s。USB3.0通过PIPE3接口连接，USB2.0通过ULPI接口连接外部的USB3320C芯片，实现高速的USB3.0和USB2.0的数据通信。

USB接口为扁型USB接口(USB Type A)，方便用户同时连接不同的USB Slave外设(比如USB鼠标，键盘或U盘）。USB3.0连接的示意图如9-1所示：

图片展示了Z19开发板USB3.0接口的连接示意图。左侧是ZYNQ UltraScale+芯片，其BANK 502和505分别连接USB_PHY（USB3320C）和GL3523T。USB_PHY通过USB_CLK、USB_STP等信号与GL3523T相连，GL3523T再通过DP/DM等信号连接USB A-Type接口。此外，GL3523T还连接USB3.0参考时钟。该图与文档中介绍USB3.0接口支持HOST工作模式、数据传输速度高达5.0Gb/s等内容相呼应，直观呈现了USB3.0接口的硬件连接关系。

图9-1 USB3.0接口示意图

USB接口引脚分配：

信号名称引脚名引脚号备注
USB_SSTXPPS_MGTRTXP1_505AF39USB3.0数据发送正
USB_SSTXNPS_MGTRTXN1_505AF40USB3.0数据发送负
USB_SSRXPPS_MGTRRXP1_505AE41USB3.0数据接收正
USB_SSRXNPS_MGTRRXN1_505AE42USB3.0数据接收负
USB_DATA0PS_MIO56_502AA30USB2.0数据Bit0
USB_DATA1PS_MIO57_502AB30USB2.0数据Bit1
USB_DATA2PS_MIO54_502Y29USB2.0数据Bit2
USB_DATA3PS_MIO59_502AC31USB2.0数据Bit3
USB_DATA4PS_MIO60_502AD29USB2.0数据Bit4
USB_DATA5PS_MIO61_502AC32USB2.0数据Bit5
USB_DATA6PS_MIO62_502AD31USB2.0数据Bit6
USB_DATA7PS_MIO63_502AD30USB2.0数据Bit7
USB_STPPS_MIO58_502AC29USB2.0停止信号
USB_DIRPS_MIO53_502Y30USB2.0数据方向信号
USB_CLKPS_MIO52_502W29USB2.0时钟信号
USB_NXTPS_MIO55_502AB29USB2.0下一数据信号
USB_RESET_NPS_MIO44_501R29USB2.0复位信号

表9-1 USB3.0接口引脚分配

千兆以太网接口 ​

Z19扩展板上有2路千兆以太网接口，1路连接到PS端，另1路连接到PL端。GPHY芯片采用Micrel公司的KSZ9031RNX以太网PHY芯片为用户提供网络通信服务。KSZ9031RNX芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟ZU9EG系统的MAC层进行数据通信。KSZ9031RNX支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

KSZ9031RNX上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表10-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
PHYAD[2:0]MDIO/MDC 模式的PHY地址PHY Address 为 011
CLK125_EN使能125Mhz时钟输出选择使能
LED_MODELED灯模式配置单个LED灯模式
MODE0~MODE3链路自适应和全双工配置10/100/1000自适应，兼容全双工、半双工

表10-1 PHY芯片默认配置值

当网络连接到千兆以太网时，ZYNQ和PHY芯片KSZ9031RNX的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，ZYNQ和PHY芯片KSZ9031RNX的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图10-1为ZYNQ以太网PHY芯片连接示意图:

图片展示了ZYNQ UltraScale+与GPHY芯片连接示意图。左侧为ZYNQ UltraScale+，其BANK 502和BANK 64分别连接右侧的U126和U22，U126和U22均为GPHY（KSZ9031RNX）。U126连接J8，U22连接J52。图中还标注了RGMII TX和RGMII RX信号线。该图与文档中介绍ZYNQ以太网PHY芯片连接的内容相关，直观呈现了PS千兆以太网引脚与GPHY芯片的连接关系。

图10-1 ZYNQ与GPHY连接示意图

PS千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY1_TXCKPS_MIO64_502AD32以太网1RGMII 发送时钟
PHY1_TXD0PS_MIO65_502AE29以太网1发送数据bit０
PHY1_TXD1PS_MIO66_502AD33以太网1发送数据bit1
PHY1_TXD2PS_MIO67_502AE30以太网1发送数据bit2
PHY1_TXD3PS_MIO68_502AE33以太网1发送数据bit3
PHY1_TXCTLPS_MIO69_502AE32以太网1发送使能信号
PHY1_RXCKPS_MIO70_502AF30以太网1RGMII接收时钟
PHY1_RXD0PS_MIO71_502AF31以太网1接收数据Bit0
PHY1_RXD1PS_MIO72_502AF32以太网1接收数据Bit1
PHY1_RXD2PS_MIO73_502AG30以太网1接收数据Bit2
PHY1_RXD3PS_MIO74_502AG33以太网1接收数据Bit3
PHY1_RXCTLPS_MIO75_502AF33以太网1接收数据有效信号
PHY1_MDCPS_MIO76_502AH31以太网1MDIO管理时钟
PHY1_MDIOPS_MIO77_502AG31以太网1MDIO管理数据

表10-2 PS千兆以太网引脚分配

PL千兆以太网引脚分配如下：

信号名称引脚名引脚号备注
PHY2_TXCKIO_L24N_T3U_N11_64AK22以太网2 RGMII 发送时钟
PHY2_TXD0IO_L17N_T2U_N9_AD10N_64AR20以太网2发送数据bit０
PHY2_TXD1IO_L17P_T2U_N8_AD10P_64AP20以太网2发送数据bit1
PHY2_TXD2IO_L24P_T3U_N10_64AJ22以太网2发送数据bit2
PHY2_TXD3IO_L15N_T2L_N5_AD11N_64AP22以太网2发送数据bit3
PHY2_TXCTLIO_L8P_T1L_N2_AD5P_64AV22以太网2发送使能信号
PHY2_RXCKIO_L14P_T2L_N2_GC_64AT20以太网2 RGMII接收时钟
PHY2_RXD0IO_L18N_T2U_N11_AD2N_64AR19以太网2接收数据Bit0
PHY2_RXD1IO_L18P_T2U_N10_AD2P_64AP19以太网2接收数据Bit1
PHY2_RXD2IO_L15P_T2L_N4_AD11P_64AN22以太网2接收数据Bit2
PHY2_RXD3IO_L8N_T1L_N3_AD5N_64AW22以太网2接收数据Bit3
PHY2_RXCTLIO_L14N_T2L_N3_GC_64AU19以太网2接收数据有效信号
PHY2_MDCIO_T1U_N12_64AW21以太网2 MDIO管理时钟
PHY2_MDIOIO_T2U_N12_64AR22以太网2 MDIO管理数据
PHY2_RESETIO_T3U_N12_64AL20以太网2复位信号

表10-3 PL千兆以太网引脚分配

Uart接口 ​

Z19扩展板上配备了3个Uart接口。其中两个通过UART转USB芯片从MINI USB接口引出，1个连接到PS端，一个连接到PL端。转换芯片采用Silicon Labs CP2102GM芯片。可以用USB线将它连接到上PC的USB口进行串口数据通信。USB Uart电路设计的示意图如下图所示:

图片展示了Z19开发板USB转串口电路设计示意图。左侧为ZYNQ UltraScale+，有BANK 501和BANK 43。右侧是U9和U115两个UART-USB模块，分别连接Mini USB接口。U9模块接收PS_UART0_RX、PL_UART_RX信号，发送U9_RXD、U9_TXD信号；U115模块接收PL_UART_RX信号，发送RXD信号。该图与文档中USB Uart电路设计示意图上下文对应，直观呈现了USB转串口的电路连接关系。

图11-1 USB转串口示意图

第3路UART口从PS端通过一个1mm间距，10pin的FPC连接器引出，可以用于连接串口屏等外设。

USB转串口的ZYNQ引脚分配：

信号名称引脚名引脚号备注
PS_UART_TXPS_MIO39_501P29PS Uart1数据输出
PS_UART_RXPS_MIO38_501R27PS Uart1数据输入
PL_UART_TXIO_L8N_HDGC_94C3PL Uart数据输出
PL_UART_RXIO_L7P_HDGC_94C6PL Uart数据输入
PS_UART2_TXPS_MIO32_501M30PS Uart1数据输出
PS_UART2_RXPS_MIO33_501N28PS Uart1数据输入

表11-1 USB转串口引脚分配

SD卡槽 ​

Z19扩展板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于存储ZU19EG芯片的BOOT程序，Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZU19EG的PS BANK501的IO信号相连，因为501的VCCIO设置为1.8V，但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。ZU19EG PS和SD卡连接器的原理图如图12-1所示。

图片展示了Zynq UltraScale+开发板SD卡连接示意图。左侧为Zynq UltraScale+ BANK 501，右侧是TXS02612，两者通过SD_CMD、SD_CLK、SD_CD、SD_D0~D3信号连接。右侧TXS02612还与右侧的Micro SD卡连接，Micro SD卡上有D0~D3、CLK、CMD信号。该图与文档中“SD卡槽”部分内容对应，直观呈现了SD卡在开发板上的连接关系及信号分配情况。

图12-1 SD卡连接示意图

SD卡槽引脚分配

信号名称引脚名引脚号备注
SD_CMDPS_MIO50_501V29SD时钟信号
SD_CDPS_MIO45_501T29SD命令信号
SD_D0PS_MIO46_501U28SD数据Data0
SD_D1PS_MIO47_501T28SD数据Data1
SD_D2PS_MIO48_501V30SD数据Data2
SD_D3PS_MIO49_501U29SD数据Data3
SD_CMDPS_MIO50_501V29SD卡检测信号

表12-1 SD卡引脚分配

光纤接口 ​

Z19扩展板上有4路QSFP28光纤接口，用户可以购买QSFP光模块插入到这4个光纤接口中进行光纤数据通信。4路光纤接口分别跟ZYNQ的BANK128-131的GTY收发器的4路RX/TX相连接，提供4个独立的发送和接收通道，每个功能可以在OM4 MMF的100米处进行25Gbps的运行，总体数据速率为100Gbps。BANK128-131的参考时钟由Si5332BD11025-4芯片提供的125Mhz(可以通过电阻改成156.25M)。

ZYNQ Ultrascale+和光纤设计示意图如下图13-1所示:

图片展示了ZYNQ Ultrascale+和光纤设计示意图。左侧部分标注了BANK128 - 131 GTY及BANK 93, 94，还标有Si5332BD11025 - 4芯片，其参考时钟为125MHz。右侧部分有4个QSFP +接口，分别对应QSFP1_RX_P - QSFP4_RX_P等信号线。此外，还展示了QSFP1 - 4的模块引脚，如MODSLL、MODPRL、LPMODE等。该图与上下文紧密相关，直观呈现了ZYNQ Ultrascale+与光纤接口的连接关系及引脚分配情况。

图13-1 光纤设计示意图

4路光纤接口ZYNQ引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
QSFP1_RX1_NMGTYRXN0_128W42光模块1数据接收负1
QSFP1_RX1_PMGTYRXP0_128W41光模块1数据接收正1
QSFP1_RX2_NMGTYRXN1_128V40光模块1数据接收负2
QSFP1_RX2_PMGTYRXP1_128V39光模块1数据接收正2
QSFP1_RX3_NMGTYRXN2_128U42光模块1数据接收负3
QSFP1_RX3_PMGTYRXP2_128U41光模块1数据接收正3
QSFP1_RX4_NMGTYRXN3_128T40光模块1数据接收负4
QSFP1_RX4_PMGTYRXP3_128T39光模块1数据接收正4
QSFP1_TX1_NMGTYTXN0_128Y35光模块1数据发送负1
QSFP1_TX1_PMGTYTXP0_128Y34光模块1数据发送正1
QSFP1_TX2_NMGTYTXN1_128W37光模块1数据发送负2
QSFP1_TX2_PMGTYTXP1_128W36光模块1数据发送正2
QSFP1_TX3_NMGTYTXN2_128V35光模块1数据发送负3
QSFP1_TX3_PMGTYTXP2_128V34光模块1数据发送正3
QSFP1_TX4_NMGTYTXN3_128U37光模块1数据发送负4
QSFP1_TX4_PMGTYTXP3_128U36光模块1数据发送正4
128_CLK0_NMGTREFCLK0N_128AB35BANK128参考时钟负
128_CLK0_PMGTREFCLK0P_128AB34BANK128参考时钟正
QSFP1_SCLIO_L3N_AD9N_93H9光模块1的I2C时钟
QSFP1_SDAIO_L5P_HDGC_AD7P_93G7光模块1的I2C数据
QSFP1_INTLIO_L2P_AD10P_93J8光模块1的中断信号
QSFP1_LPMODEIO_L1P_AD11P_93G6光模块1低功耗选择信号
QSFP1_MODPRSLIO_L3P_AD9P_93J9光模块1存在指示信号
QSFP1_MODSELLIO_L2N_AD10N_93H8光模块1模块选择信号
QSFP1_RESETLIO_L1N_AD11N_93F6光模块1复位信号
QSFP2_RX1_NMGTYRXN0_129R42光模块2数据接收负1
QSFP2_RX1_PMGTYRXP0_129R41光模块2数据接收正1
QSFP2_RX2_NMGTYRXN1_129P40光模块2数据接收负2
QSFP2_RX2_PMGTYRXP1_129P39光模块2数据接收正2
QSFP2_RX3_NMGTYRXN2_129N42光模块2数据接收负3
QSFP2_RX3_PMGTYRXP2_129N41光模块2数据接收正3
QSFP2_RX4_NMGTYRXN3_129M40光模块2数据接收负4
QSFP2_RX4_PMGTYRXP3_129M39光模块2数据接收正4
QSFP2_TX1_NMGTYTXN0_129T35光模块2数据发送负1
QSFP2_TX1_PMGTYTXP0_129T34光模块2数据发送正1
QSFP2_TX2_NMGTYTXN1_129R37光模块2数据发送负2
QSFP2_TX2_PMGTYTXP1_129R36光模块2数据发送正2
QSFP2_TX3_NMGTYTXN2_129P35光模块2数据发送负3
QSFP2_TX3_PMGTYTXP2_129P34光模块2数据发送正3
QSFP2_TX4_NMGTYTXN3_129N37光模块2数据发送负4
QSFP2_TX4_PMGTYTXP3_129N36光模块2数据发送正4
129_CLK0_NMGTREFCLK0N_129W33BANK129参考时钟负
129_CLK0_PMGTREFCLK0P_129W32BANK129参考时钟正
QSFP2_SCLIO_L4N_AD8N_93E9光模块2的I2C时钟
QSFP2_SDAIO_L12P_AD0P_93D9光模块2的I2C数据
QSFP2_INTLIO_L6N_HDGC_AD6N_93F8光模块2的中断信号
QSFP2_LPMODEIO_L6P_HDGC_AD6P_93G8光模块2低功耗选择信号
QSFP2_MODPRSLIO_L8P_HDGC_AD4P_93D8光模块2存在指示信号
QSFP2_MODSELLIO_L5N_HDGC_AD7N_93F7光模块2模块选择信号
QSFP2_RESETLIO_L4P_AD8P_93F9光模块2复位信号
QSFP3_RX1_NMGTYRXN0_130L42光模块3数据接收负1
QSFP3_RX1_PMGTYRXP0_130L41光模块3数据接收正1
QSFP3_RX2_NMGTYRXN1_130K40光模块3数据接收负2
QSFP3_RX2_PMGTYRXP1_130K39光模块3数据接收正2
QSFP3_RX3_NMGTYRXN2_130J42光模块3数据接收负3
QSFP3_RX3_PMGTYRXP2_130J41光模块3数据接收正3
QSFP3_RX4_NMGTYRXN3_130H40光模块3数据接收负4
QSFP3_RX4_PMGTYRXP3_130H39光模块3数据接收正4
QSFP3_TX1_NMGTYTXN0_130M35光模块3数据发送负1
QSFP3_TX1_PMGTYTXP0_130M34光模块3数据发送正1
QSFP3_TX2_NMGTYTXN1_130L37光模块3数据发送负2
QSFP3_TX2_PMGTYTXP1_130L36光模块3数据发送正2
QSFP3_TX3_NMGTYTXN2_130K35光模块3数据发送负3
QSFP3_TX3_PMGTYTXP2_130K34光模块3数据发送正3
QSFP3_TX4_NMGTYTXN3_130J37光模块3数据发送负4
QSFP3_TX4_PMGTYTXP3_130J36光模块3数据发送正4
130_CLK0_NMGTREFCLK0N_130R33BANK130参考时钟负
130_CLK0_PMGTREFCLK0P_130R32BANK130参考时钟正
QSFP3_SCLIO_L7N_HDGC_AD5N_93D7光模块3的I2C时钟
QSFP3_SDAIO_L10P_AD2P_93B7光模块3的I2C数据
QSFP3_INTLIO_L7P_HDGC_AD5P_93E7光模块3的中断信号
QSFP3_LPMODEIO_L12N_AD0N_93C9光模块3低功耗选择信号
QSFP3_MODPRSLIO_L10N_AD2N_93A7光模块3存在指示信号
QSFP3_MODSELLIO_L8N_HDGC_AD4N_93C8光模块3模块选择信号
QSFP3_RESETLIO_L11N_AD1N_93A8光模块3复位信号
QSFP4_RX1_NMGTYRXN0_131G42光模块4数据接收负1
QSFP4_RX1_PMGTYRXP0_131G41光模块4数据接收正1
QSFP4_RX2_NMGTYRXN1_131F40光模块4数据接收负2
QSFP4_RX2_PMGTYRXP1_131F39光模块4数据接收正2
QSFP4_RX3_NMGTYRXN2_131E42光模块4数据接收负3
QSFP4_RX3_PMGTYRXP2_131E41光模块4数据接收正3
QSFP4_RX4_NMGTYRXN3_131D40光模块4数据接收负4
QSFP4_RX4_PMGTYRXP3_131D39光模块4数据接收正4
QSFP4_TX1_NMGTYTXN0_131H35光模块4数据发送负1
QSFP4_TX1_PMGTYTXP0_131H34光模块4数据发送正1
QSFP4_TX2_NMGTYTXN1_131G37光模块4数据发送负2
QSFP4_TX2_PMGTYTXP1_131G36光模块4数据发送正2
QSFP4_TX3_NMGTYTXN2_131F35光模块4数据发送负3
QSFP4_TX3_PMGTYTXP2_131F34光模块4数据发送正3
QSFP4_TX4_NMGTYTXN3_131E37光模块4数据发送负4
QSFP4_TX4_PMGTYTXP3_131E36光模块4数据发送正4
131_CLK0_NMGTREFCLK0N_131L33BANK131参考时钟负
131_CLK0_PMGTREFCLK0P_131L32BANK131参考时钟正
QSFP4_SCLIO_L2N_AD14N_94E4光模块4的I2C时钟
QSFP4_SDAIO_L4N_AD12N_94D1光模块4的I2C数据
QSFP4_INTLIO_L3P_AD13P_94E3光模块4的中断信号
QSFP4_LPMODEIO_L2P_AD14P_94E5光模块4低功耗选择信号
QSFP4_MODPRSLIO_L3N_AD13N_94E2光模块4存在指示信号
QSFP4_MODSELLIO_L1P_AD15P_94F5光模块4模块选择信号
QSFP4_RESETLIO_L1N_AD15N_94F4光模块4复位信号

表13-1 光纤引脚分配

CAN通信接口 ​

Z19开发板上有2路CAN通信接口，连接在PS系统端BANK501的MIO接口上。CAN收发芯片ISO1042BDWVR芯片为用户CAN通信服务。

图14-1为PS端CAN收发芯片的连接示意图

图片展示了Zynq UltraScale+开发板PS端CAN收发芯片的连接示意图。左侧为Zynq UltraScale+ BANK 501，右侧有两块ISO1042BDWVR芯片（U155、U157），其RXD、TXD分别对应PS_CAN1_RX、PS_CAN1_TX、PS_CAN2_RX、PS_CAN2_TX。右侧还有一组绿色插孔，标注有CANH、CANL。该图与文档中介绍PS端CAN收发芯片连接的内容相关，直观呈现了各信号的连接关系。

图14-1 PS端CAN收发芯片的连接示意图

CAN通信引脚分配如下：

信号名称引脚名引脚号备注
CAN0_RXPS_MIO34_501P27CAN0 接收端
CAN0_TXPS_MIO35_501N29CAN0 发送端
CAN1_RXPS_MIO41_501P30CAN1 接收端
CAN1_TXPS_MIO40_501P28CAN1 发送端

表14-1 PS端CAN引脚分配

485通信接口 ​

Z19开发板上有2路485通信接口， 485通信端口连接在PL端BANK90,91的IO接口上。485收发芯片选用ISO3088DWR芯片为用户485通信服务。

图15-1为PL端485收发芯片的连接示意图

图片展示了Z19开发板PL端485通信的连接示意图。左侧为ZYNQ UltraScale+ BANK 90, 91，右侧是两个ISO3088DWR芯片（U90、U91）。PL_485_RXD1、PL_485_TXD1、PL_485_DE1分别连接到U90的RO、DI、/RE、DE端口；PL_485_RXD2、PL_485_TXD2、PL_485_DE2连接到U91的RO、DI、/RE、DE端口。右侧还显示了两个绿色接线端子，对应U90、U91芯片的端口。该图与文档中介绍PL端485通信接口的内容相关，直观呈现了引脚连接关系。

图15-1 PL端485通信的连接示意图

RS485通信引脚分配如下：

信号名称引脚名引脚号备注
PL_485_DE1IO_L11P_AD1P_90K14第一路485发送使能
PL_485_DE2IO_L10P_AD10P_91C10第二路485发送使能
PL_485_RXD1IO_L11N_AD1N_90J14第一路485接收端
PL_485_RXD2IO_L10N_AD10N_91B10第二路485接收端
PL_485_TXD1IO_L9P_AD11P_91D11第一路485发送端
PL_485_TXD2IO_L11N_AD9N_91B11第二路485发送端

表15-1 PL端485通信引脚分配

MIPI接口 ​

开发板上包含了一个MIPI摄像头接口，可以用来接我们的MIPI OV5640像头模块（AN5641）。MIPI接口15PIN的FPC连接器，为2个LANE的数据和1对时钟，连接到BANK68的差分IO管脚上; 其它的控制信号连接到BANK91的IO上。

图片展示了Zynq UltraScale+开发板上MIPI接口的引脚分配情况。左侧为Zynq UltraScale+芯片，标注有BANK 68和BANK 91。右侧是MIPI连接器J23，其引脚分别连接到Zynq UltraScale+的BANK 68和BANK 91的IO管脚，如MIPI_CLK_P/N、MIPI_LAN0_P/N、MIPI_LAN1_P/N等，还有CAM_GPIO、CAM_CLK、CAM_SCL、CAM_SDA等控制信号。该图与文档中介绍开发板MIPI接口引脚分配的内容相呼应，直观呈现了引脚连接关系。

图16-1 HDMI接口设计原理图

MIPI接口引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
MIPI_CLK_NIO_L1N_T0L_N1_DBC_68N15MIPI输入时钟负
MIPI_CLK_PIO_L1P_T0L_N0_DBC_68P15MIPI输入时钟正
MIPI_LAN0_NIO_L2N_T0L_N3_68N16MIPI输入的数据LANE0负
MIPI_LAN0_PIO_L2P_T0L_N2_68P16MIPI输入的数据LANE0正
MIPI_LAN1_NIO_L3N_T0L_N5_AD15N_68M16MIPI输入的数据LANE1负
MIPI_LAN1_PIO_L3P_T0L_N4_AD15P_68M17MIPI输入的数据LANE1正
CAM_CLKIO_L6P_HDGC_91F13摄像头的时钟输入
CAM_GPIOIO_L6N_HDGC_91F12摄像头的GPIO控制
CAM_SCLIO_L7N_HDGC_91E10摄像头的I2C时钟
CAM_SDAIO_L7P_HDGC_91E11摄像头的I2C数据

表16-1 HDMI接口引脚分配

FMC连接器 ​

Z19开发板带有两个FMC HPC的扩展口组成标准的双宽度FMC接口，可以外接AMD或者我们黑金的各种FMC模块（HDMI输入输出模块，双目摄像头模块，高速AD模块等等）。其中FMC1扩展口包含36对差分IO信号和8组GTH收发器信号，FMC2扩展口包含60对差分IO信号和8组GTH收发器信号。

FMC1扩展口的36对差分信号连接到ZYNQ Ultrascale+芯片的BANK67, 68的IO上，电平标准为1.8V或者是1.2V（跳帽J5来选择），差分信号支持LVDS数据通信。8组GTH收发器信号连接到BANK230和BANK231。ZYNQ Ultrascale+和FMC1连接器的原理图如图17-1所示。

图片展示了ZYNQ UltraScale+芯片与FMC1连接器的连接示意图。左侧为ZYNQ UltraScale+芯片，其BANK67、68和BANK230、231部分被突出显示。右侧为FMC1连接器，其引脚名称如PMC1_CLK0_P/N等被标注。图中用箭头表示信号传输方向，如PMC1_CLK0_P/N信号从FMC1连接器传输到BANK67、68，PMC1_GBTCLK0_M2C_P/N信号从BANK230、231传输到FMC1连接器。该图与文档中FMC1连接器的连接原理图内容对应，直观呈现了信号连接关系。

图17-1 FMC1连接器连接示意图

FMC1连接器引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
FMC1_GBTCLK0_M2C_C_NMGTREFCLK1N_230U9FMC1收发器参考时钟0负
FMC1_GBTCLK0_M2C_C_PMGTREFCLK1P_230U10FMC1收发器参考时钟0正
FMC1_GBTCLK1_M2C_NMGTREFCLK0N_230V11FMC1收发器参考时钟1负
FMC1_GBTCLK1_M2C_PMGTREFCLK0P_230V12FMC1收发器参考时钟1正
FMC1_DP4_C2M_NMGTHTXN2_230N5FMC1收发器数据发送4负
FMC1_DP4_C2M_PMGTHTXP2_230N6FMC1收发器数据发送4正
FMC1_DP4_M2C_NMGTHRXN2_230P3FMC1收发器数据接收4负
FMC1_DP4_M2C_PMGTHRXP2_230P4FMC1收发器数据接收4正
FMC1_DP5_C2M_NMGTHTXN0_230R5FMC1收发器数据发送5负
FMC1_DP5_C2M_PMGTHTXP0_230R6FMC1收发器数据发送5正
FMC1_DP5_M2C_NMGTHRXN0_230T3FMC1收发器数据接收5负
FMC1_DP5_M2C_PMGTHRXP0_230T4FMC1收发器数据接收5正
FMC1_DP6_C2M_NMGTHTXN1_230P7FMC1收发器数据发送6负
FMC1_DP6_C2M_PMGTHTXP1_230P8FMC1收发器数据发送6正
FMC1_DP6_M2C_NMGTHRXN1_230R1FMC1收发器数据接收6负
FMC1_DP6_M2C_PMGTHRXP1_230R2FMC1收发器数据接收6正
FMC1_DP7_C2M_NMGTHTXN3_230M7FMC1收发器数据发送7负
FMC1_DP7_C2M_PMGTHTXP3_230M8FMC1收发器数据发送7正
FMC1_DP7_M2C_NMGTHRXN3_230N1FMC1收发器数据接收7负
FMC1_DP7_M2C_PMGTHRXP3_230N2FMC1收发器数据接收7正
FMC1_DP0_C2M_NMGTHTXN3_231H3FMC1收发器数据发送0负
FMC1_DP0_C2M_PMGTHTXP3_231H4FMC1收发器数据发送0正
FMC1_DP0_M2C_NMGTHRXN3_231G1FMC1收发器数据接收0负
FMC1_DP0_M2C_PMGTHRXP3_231G2FMC1收发器数据接收0正
FMC1_DP1_C2M_NMGTHTXN2_231J5FMC1收发器数据发送1负
FMC1_DP1_C2M_PMGTHTXP2_231J6FMC1收发器数据发送1正
FMC1_DP1_M2C_NMGTHRXN2_231J1FMC1收发器数据接收1负
FMC1_DP1_M2C_PMGTHRXP2_231J2FMC1收发器数据接收1正
FMC1_DP2_C2M_NMGTHTXN1_231K3FMC1收发器数据发送2负
FMC1_DP2_C2M_PMGTHTXP1_231K4FMC1收发器数据发送2正
FMC1_DP2_M2C_NMGTHRXN1_231L1FMC1收发器数据接收2负
FMC1_DP2_M2C_PMGTHRXP1_231L2FMC1收发器数据接收2正
FMC1_DP3_C2M_NMGTHTXN0_231L5FMC1收发器数据发送3负
FMC1_DP3_C2M_PMGTHTXP0_231L6FMC1收发器数据发送3正
FMC1_DP3_M2C_NMGTHRXN0_231M3FMC1收发器数据接收3负
FMC1_DP3_M2C_PMGTHRXP0_231M4FMC1收发器数据接收3正
FMC1_CLK0_NIO_L13N_T2L_N1_GC_QBC_68E14FMC1第1路参考时钟N
FMC1_CLK0_PIO_L13P_T2L_N0_GC_QBC_68F14FMC1第1路参考时钟P
FMC1_CLK1_NIO_L12N_T1U_N11_GC_67AT10FMC1第2路参考时钟N
FMC1_CLK1_PIO_L12P_T1U_N10_GC_67AT11FMC1第2路参考时钟P
FMC1_LA00_CC_NIO_L11N_T1U_N9_GC_68F17FMC1参考第0路数据N
FMC1_LA00_CC_PIO_L11P_T1U_N8_GC_68G17FMC1参考第0路数据P
FMC1_LA01_CC_NIO_L12N_T1U_N11_GC_68F15FMC1参考第1路数据N
FMC1_LA01_CC_PIO_L12P_T1U_N10_GC_68G16FMC1参考第1路数据P
FMC1_LA02_NIO_L6N_T0U_N11_AD6N_68K17FMC1参考第2路数据N
FMC1_LA02_PIO_L6P_T0U_N10_AD6P_68L17FMC1参考第2路数据P
FMC1_LA03_NIO_L17N_T2U_N9_AD10N_68A13FMC1参考第3路数据N
FMC1_LA03_PIO_L17P_T2U_N8_AD10P_68A14FMC1参考第3路数据P
FMC1_LA04_NIO_L24N_T3U_N11_68A18FMC1参考第4路数据N
FMC1_LA04_PIO_L24P_T3U_N10_68B18FMC1参考第4路数据P
FMC1_LA05_NIO_L16N_T2U_N7_QBC_AD3N_68A12FMC1参考第5路数据N
FMC1_LA05_PIO_L16P_T2U_N6_QBC_AD3P_68B13FMC1参考第5路数据P
FMC1_LA06_NIO_L21N_T3L_N5_AD8N_68D17FMC1参考第6路数据N
FMC1_LA06_PIO_L21P_T3L_N4_AD8P_68E17FMC1参考第6路数据P
FMC1_LA07_NIO_L23N_T3U_N9_68C18FMC1参考第7路数据N
FMC1_LA07_PIO_L23P_T3U_N8_68D18FMC1参考第7路数据P
FMC1_LA08_NIO_L22N_T3U_N7_DBC_AD0N_68A17FMC1参考第8路数据N
FMC1_LA08_PIO_L22P_T3U_N6_DBC_AD0P_68B17FMC1参考第8路数据P
FMC1_LA09_NIO_L20N_T3L_N3_AD1N_68B16FMC1参考第9路数据N
FMC1_LA09_PIO_L20P_T3L_N2_AD1P_68C16FMC1参考第9路数据P
FMC1_LA10_NIO_L15N_T2L_N5_AD11N_68C13FMC1参考第10路数据N
FMC1_LA10_PIO_L15P_T2L_N4_AD11P_68D13FMC1参考第10路数据P
FMC1_LA11_NIO_L4N_T0U_N7_DBC_AD7N_68L15FMC1参考第11路数据N
FMC1_LA11_PIO_L4P_T0U_N6_DBC_AD7P_68M15FMC1参考第11路数据P
FMC1_LA12_NIO_L19N_T3L_N1_DBC_AD9N_68D16FMC1参考第12路数据N
FMC1_LA12_PIO_L19P_T3L_N0_DBC_AD9P_68E16FMC1参考第12路数据P
FMC1_LA13_NIO_L5N_T0U_N9_AD14N_68K15FMC1参考第13路数据N
FMC1_LA13_PIO_L5P_T0U_N8_AD14P_68K16FMC1参考第13路数据P
FMC1_LA14_NIO_L1N_T0L_N1_DBC_68N15FMC1参考第14路数据N
FMC1_LA14_PIO_L1P_T0L_N0_DBC_68P15FMC1参考第14路数据P
FMC1_LA15_NIO_L2N_T0L_N3_68N16FMC1参考第15路数据N
FMC1_LA15_PIO_L2P_T0L_N2_68P16FMC1参考第15路数据P
FMC1_LA16_NIO_L3N_T0L_N5_AD15N_68M16FMC1参考第16路数据N
FMC1_LA16_PIO_L3P_T0L_N4_AD15P_68M17FMC1参考第16路数据P
FMC1_LA17_CC_NIO_L13N_T2L_N1_GC_QBC_67AR12FMC1参考第17路数据N
FMC1_LA17_CC_PIO_L13P_T2L_N0_GC_QBC_67AR13FMC1参考第17路数据P
FMC1_LA18_CC_NIO_L11N_T1U_N9_GC_67AT12FMC1参考第18路数据N
FMC1_LA18_CC_PIO_L11P_T1U_N8_GC_67AT13FMC1参考第18路数据P
FMC1_LA19_NIO_L15N_T2L_N5_AD11N_67AR14FMC1参考第19路数据N
FMC1_LA19_PIO_L15P_T2L_N4_AD11P_67AR15FMC1参考第19路数据P
FMC1_LA20_NIO_L24N_T3U_N11_67AK14FMC1参考第20路数据N
FMC1_LA20_PIO_L24P_T3U_N10_67AJ14FMC1参考第20路数据P
FMC1_LA21_NIO_L21N_T3L_N5_AD8N_67AM14FMC1参考第21路数据N
FMC1_LA21_PIO_L21P_T3L_N4_AD8P_67AL14FMC1参考第21路数据P
FMC1_LA22_NIO_L20N_T3L_N3_AD1N_67AK15FMC1参考第22路数据N
FMC1_LA22_PIO_L20P_T3L_N2_AD1P_67AJ15FMC1参考第22路数据P
FMC1_LA23_NIO_L23N_T3U_N9_67AN13FMC1参考第23路数据N
FMC1_LA23_PIO_L23P_T3U_N8_67AM13FMC1参考第23路数据P
FMC1_LA24_NIO_L9N_T1L_N5_AD12N_67AW10FMC1参考第24路数据N
FMC1_LA24_PIO_L9P_T1L_N4_AD12P_67AW11FMC1参考第24路数据P
FMC1_LA25_NIO_L14N_T2L_N3_GC_67AR10FMC1参考第25路数据N
FMC1_LA25_PIO_L14P_T2L_N2_GC_67AP10FMC1参考第25路数据P
FMC1_LA26_NIO_L19N_T3L_N1_DBC_AD9N_67AM15FMC1参考第26路数据N
FMC1_LA26_PIO_L19P_T3L_N0_DBC_AD9P_67AL15FMC1参考第26路数据P
FMC1_LA27_NIO_L22N_T3U_N7_DBC_AD0N_67AP14FMC1参考第27路数据N
FMC1_LA27_PIO_L22P_T3U_N6_DBC_AD0P_67AN14FMC1参考第27路数据P
FMC1_LA28_NIO_L10N_T1U_N7_QBC_AD4N_67AV8FMC1参考第28路数据N
FMC1_LA28_PIO_L10P_T1U_N6_QBC_AD4P_67AV9FMC1参考第28路数据P
FMC1_LA29_NIO_L1N_T0L_N1_DBC_67AY9FMC1参考第29路数据N
FMC1_LA29_PIO_L1P_T0L_N0_DBC_67AW9FMC1参考第29路数据P
FMC1_LA30_NIO_L2N_T0L_N3_67BB8FMC1参考第30路数据N
FMC1_LA30_PIO_L2P_T0L_N2_67BB9FMC1参考第30路数据P
FMC1_LA31_NIO_L3N_T0L_N5_AD15N_67AY8FMC1参考第31路数据N
FMC1_LA31_PIO_L3P_T0L_N4_AD15P_67AW8FMC1参考第31路数据P
FMC1_LA32_NIO_L5N_T0U_N9_AD14N_67BB6FMC1参考第32路数据N
FMC1_LA32_PIO_L5P_T0U_N8_AD14P_67BA6FMC1参考第32路数据P
FMC1_LA33_NIO_L4N_T0U_N7_DBC_AD7N_67BA7FMC1参考第33路数据N
FMC1_LA33_PIO_L4P_T0U_N6_DBC_AD7P_67BA8FMC1参考第33路数据P
FMC1_SDAIO_L12N_AD8N_94A4FMC1的I2C通信数据
FMC1_SCLIO_L11P_AD9P_94B6FMC1的I2C通信时钟

表17-1 FMC1连接器引脚分配

FMC2扩展口的60对差分信号连接到ZYNQ Ultrascale+芯片的BANK64，65, 66的IO上，电平标准为1.8V或者1.2V（跳帽J88来选择），差分信号支持LVDS数据通信。8组GTH收发器信号连接到BANK224和BANK225。ZYNQ Ultrascale+和FMC2连接器的原理图如图17-2所示。

图片展示了ZYNQ UltraScale+与FMC2连接器的连接示意图。左侧为ZYNQ UltraScale+，其BANK64、BANK65、BANK66和BANK224、BANK225分别与右侧FMC2连接器的PMC2_CLK0、PMC2_CLK1、PMC2_LA00、PMC2_LA23、PMC2_HA00、PMC2_HA23、PMC2_GBTCLK0_M2C、PMC2_GBTCLK1_M2C、PMC2_DPO_M2C、PMC2_DP7_M2C等信号进行连接。该图与文档中介绍FMC2扩展口连接到ZYNQ UltraScale+芯片的IO，以及8组GTH收发器信号连接到BANK224和BANK225的内容相呼应，直观呈现了连接关系。

图17-2 FMC2连接器连接示意图

FMC2连接器引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
FMC2_GBTCLK0_M2C_C_NMGTREFCLK1N_224AJ9FMC2收发器参考时钟0负
FMC2_GBTCLK0_M2C_C_PMGTREFCLK1P_224AJ10FMC2收发器参考时钟0正
FMC2_GBTCLK1_M2C_NMGTREFCLK0N_224AK11FMC2收发器参考时钟1负
FMC2_GBTCLK1_M2C_PMGTREFCLK0P_224AK12FMC2收发器参考时钟1正
FMC2_DP4_C2M_NMGTHTXN2_224AU5FMC2收发器数据发送4负
FMC2_DP4_C2M_PMGTHTXP2_224AU6FMC2收发器数据发送4正
FMC2_DP4_M2C_NMGTHRXN2_224AV3FMC2收发器数据接收4负
FMC2_DP4_M2C_PMGTHRXP2_224AV4FMC2收发器数据接收4正
FMC2_DP5_C2M_NMGTHTXN0_224AY3FMC2收发器数据发送5负
FMC2_DP5_C2M_PMGTHTXP0_224AY4FMC2收发器数据发送5正
FMC2_DP5_M2C_NMGTHRXN0_224BA1FMC2收发器数据接收5负
FMC2_DP5_M2C_PMGTHRXP0_224BA2FMC2收发器数据接收5正
FMC2_DP6_C2M_NMGTHTXN1_224AW5FMC2收发器数据发送6负
FMC2_DP6_C2M_PMGTHTXP1_224AW6FMC2收发器数据发送6正
FMC2_DP6_M2C_NMGTHRXN1_224AW1FMC2收发器数据接收6负
FMC2_DP6_M2C_PMGTHRXP1_224AW2FMC2收发器数据接收6正
FMC2_DP7_C2M_NMGTHTXN3_224AT7FMC2收发器数据发送7负
FMC2_DP7_C2M_PMGTHTXP3_224AT8FMC2收发器数据发送7正
FMC2_DP7_M2C_NMGTHRXN3_224AU1FMC2收发器数据接收7负
FMC2_DP7_M2C_PMGTHRXP3_224AU2FMC2收发器数据接收7正
FMC2_DP0_C2M_NMGTHTXN1_225AP7FMC2收发器数据发送0负
FMC2_DP0_C2M_PMGTHTXP1_225AP8FMC2收发器数据发送0正
FMC2_DP0_M2C_NMGTHRXN1_225AR1FMC2收发器数据接收0负
FMC2_DP0_M2C_PMGTHRXP1_225AR2FMC2收发器数据接收0正
FMC2_DP1_C2M_NMGTHTXN3_225AM7FMC2收发器数据发送1负
FMC2_DP1_C2M_PMGTHTXP3_225AM8FMC2收发器数据发送1正
FMC2_DP1_M2C_NMGTHRXN3_225AN1FMC2收发器数据接收1负
FMC2_DP1_M2C_PMGTHRXP3_225AN2FMC2收发器数据接收1正
FMC2_DP2_C2M_NMGTHTXN2_225AN5FMC2收发器数据发送2负
FMC2_DP2_C2M_PMGTHTXP2_225AN6FMC2收发器数据发送2正
FMC2_DP2_M2C_NMGTHRXN2_225AP3FMC2收发器数据接收2负
FMC2_DP2_M2C_PMGTHRXP2_225AP4FMC2收发器数据接收2正
FMC2_DP3_C2M_NMGTHTXN0_225AR5FMC2收发器数据发送3负
FMC2_DP3_C2M_PMGTHTXP0_225AR6FMC2收发器数据发送3正
FMC2_DP3_M2C_NMGTHRXN0_225AT3FMC2收发器数据接收3负
FMC2_DP3_M2C_PMGTHRXP0_225AT4FMC2收发器数据接收3正
FMC2_CLK0_M2C_NIO_L13N_T2L_N1_GC_64AT21FMC2第1路参考时钟N
FMC2_CLK0_M2C_PIO_L13P_T2L_N0_GC_64AT22FMC2第1路参考时钟P
FMC2_CLK1_M2C_NIO_L13N_T2L_N1_GC_65AT27FMC2第2路参考时钟N
FMC2_CLK1_M2C_PIO_L13P_T2L_N0_GC_65AR27FMC2第2路参考时钟P
FMC2_LA00_CC_NIO_L11N_T1U_N9_GC_64AV21FMC2参考第0路数据N
FMC2_LA00_CC_PIO_L11P_T1U_N8_GC_64AU21FMC2参考第0路数据P
FMC2_LA01_CC_NIO_L12N_T1U_N11_GC_64AV19FMC2参考第1路数据N
FMC2_LA01_CC_PIO_L12P_T1U_N10_GC_64AU20FMC2参考第1路数据P
FMC2_LA02_NIO_L7N_T1L_N1_QBC_64AV23FMC2参考第2路数据N
FMC2_LA02_PIO_L7P_T1L_N0_QBC_64AU23FMC2参考第2路数据P
FMC2_LA03_NIO_L9N_T1L_N5 _64AW19FMC2参考第3路数据N
FMC2_LA03_PIO_L9P_T1L_N4 _64AW20FMC2参考第3路数据P
FMC2_LA04_NIO_L16N_T2U_N7_QBC_64AP21FMC2参考第4路数据N
FMC2_LA04_PIO_L16P_T2U_N6_QBC_64AN21FMC2参考第4路数据P
FMC2_LA05_NIO_L10N_T1U_N7_QBC_64AY18FMC2参考第5路数据N
FMC2_LA05_PIO_L10P_T1U_N6_QBC_64AY19FMC2参考第5路数据P
FMC2_LA06_NIO_L2N_T0L_N3_64AY22FMC2参考第6路数据N
FMC2_LA06_PIO_L2P_T0L_N2_64AY23FMC2参考第6路数据P
FMC2_LA07_NIO_L3N_T0L_N5_64BA21FMC2参考第7路数据N
FMC2_LA07_PIO_L3P_T0L_N4 _64BA22FMC2参考第7路数据P
FMC2_LA08_NIO_L5N_T0U_N9_64BB19FMC2参考第8路数据N
FMC2_LA08_PIO_L5P_T0U_N8_64BB20FMC2参考第8路数据P
FMC2_LA09_NIO_L4N_T0U_N7_DBC_64BA20FMC2参考第9路数据N
FMC2_LA09_PIO_L4P_T0U_N6_DBC_64AY20FMC2参考第9路数据P
FMC2_LA10_NIO_L6N_T0U_N11 _64BB18FMC2参考第10路数据N
FMC2_LA10_PIO_L6P_T0U_N10 _64BA18FMC2参考第10路数据P
FMC2_LA11_NIO_L22N_T3U_N7_DBC_64AK19FMC2参考第11路数据N
FMC2_LA11_PIO_L22P_T3U_N6_DBC_64AK20FMC2参考第11路数据P
FMC2_LA12_NIO_L1N_T0L_N1_DBC_64BB23FMC2参考第12路数据N
FMC2_LA12_PIO_L1P_T0L_N0_DBC_64BA23FMC2参考第12路数据P
FMC2_LA13_NIO_L23N_T3U_N9_64AJ20FMC2参考第13路数据N
FMC2_LA13_PIO_L23P_T3U_N8_64AJ21FMC2参考第13路数据P
FMC2_LA14_NIO_L19N_T3L_N1_DBC_64AN19FMC2参考第14路数据N
FMC2_LA14_PIO_L19P_T3L_N0_DBC_64AM19FMC2参考第14路数据P
FMC2_LA15_NIO_L20N_T3L_N3_64AM20FMC2参考第15路数据N
FMC2_LA15_PIO_L20P_T3L_N2_64AM21FMC2参考第15路数据P
FMC2_LA16_NIO_L21N_T3L_N5_64AL21FMC2参考第16路数据N
FMC2_LA16_PIO_L21P_T3L_N4_64AL22FMC2参考第16路数据P
FMC2_LA17_CC_NIO_L14N_T2L_N3_GC_65AR25FMC2参考第17路数据N
FMC2_LA17_CC_PIO_L14P_T2L_N2_GC_65AR24FMC2参考第17路数据P
FMC2_LA18_CC_NIO_L11N_T1U_N9_GC_65AU26FMC2参考第18路数据N
FMC2_LA18_CC_PIO_L11P_T1U_N8_GC_65AU25FMC2参考第18路数据P
FMC2_LA19_NIO_L9N_T1L_N5_AD12N_65AW27FMC2参考第19路数据N
FMC2_LA19_PIO_L9P_T1L_N4_AD12P_65AV27FMC2参考第19路数据P
FMC2_LA20_NIO_L10N_T1U_N7_QBC_ 65AV28FMC2参考第20路数据N
FMC2_LA20_PIO_L10P_T1U_N6_QBC_ 65AU28FMC2参考第20路数据P
FMC2_LA21_NIO_L2N_T0L_N3_65BB25FMC2参考第21路数据N
FMC2_LA21_PIO_L2P_T0L_N2_65BB24FMC2参考第21路数据P
FMC2_LA22_NIO_L4N_T0U_N7_DBC_ 65BB26FMC2参考第22路数据N
FMC2_LA22_PIO_L4P_T0U_N6_DBC_ 65BA26FMC2参考第22路数据P
FMC2_LA23_NIO_L3N_T0L_N5_AD15N_65BA25FMC2参考第23路数据N
FMC2_LA23_PIO_L3P_T0L_N4_AD15P_65AY25FMC2参考第23路数据P
FMC2_LA24_NIO_L12N_T1U_N11_GC_65AT26FMC2参考第24路数据N
FMC2_LA24_PIO_L12P_T1U_N10_GC_65AT25FMC2参考第24路数据P
FMC2_LA25_NIO_L15N_T2L_N5_AD11N_65AN26FMC2参考第25路数据N
FMC2_LA25_PIO_L15P_T2L_N4_AD11P_65AM26FMC2参考第25路数据P
FMC2_LA26_NIO_L1N_T0L_N1_DBC_65AY24FMC2参考第26路数据N
FMC2_LA26_PIO_L1P_T0L_N0_DBC_65AW24FMC2参考第26路数据P
FMC2_LA27_NIO_L5N_T0U_N9_AD14N_65AY28FMC2参考第27路数据N
FMC2_LA27_PIO_L5P_T0U_N8_AD14P_65AY27FMC2参考第27路数据P
FMC2_LA28_NIO_L6N_T0U_N11_AD6N_65BB28FMC2参考第28路数据N
FMC2_LA28_PIO_L6P_T0U_N10_AD6P_65BA28FMC2参考第28路数据P
FMC2_LA29_NIO_L19N_T3L_N1_DBC_ 65AT23FMC2参考第29路数据N
FMC2_LA29_PIO_L19P_T3L_N0_DBC_ 65AR23FMC2参考第29路数据P
FMC2_LA30_NIO_L22N_T3U_N7_DBC_ 65AN23FMC2参考第30路数据N
FMC2_LA30_PIO_L22P_T3U_N6_DBC_ 65AM23FMC2参考第30路数据P
FMC2_LA31_NIO_L23N_T3U_N9__65AL23FMC2参考第31路数据N
FMC2_LA31_PIO_L23P_T3U_N8_ 65AK23FMC2参考第31路数据P
FMC2_LA32_NIO_L20N_T3L_N3_AD1N_65AP25FMC2参考第32路数据N
FMC2_LA32_PIO_L20P_T3L_N2_AD1P_65AP24FMC2参考第32路数据P
FMC2_LA33_NIO_L21N_T3L_N5_AD8N_65AN24FMC2参考第33路数据N
FMC2_LA33_PIO_L21P_T3L_N4_AD8P_65AM24FMC2参考第33路数据P
FMC2_HA00_CC_NIO_L11N_T1U_N9_GC_66AW14FMC2高位参考第0路数据（时钟）N
FMC2_HA00_CC_PIO_L11P_T1U_N8_GC_66AW15FMC2高位参考第0路数据（时钟）P
FMC2_HA01_CC_NIO_L12N_T1U_N11_GC_66AV14FMC2高位参考第1路数据（时钟）N
FMC2_HA01_CC_PIO_L12P_T1U_N10_GC_66AU14FMC2高位参考第1路数据（时钟）P
FMC2_HA02_NIO_L23N_T3U_N9_66AM16FMC2高位第2路数据N
FMC2_HA02_PIO_L23P_T3U_N8_66AL16FMC2高位第2路数据P
FMC2_HA03_NIO_L22N_T3U_N7_DBC_ 66AK17FMC2高位第3路数据N
FMC2_HA03_PIO_L22P_T3U_N6_DBC_ 66AJ17FMC2高位第3路数据P
FMC2_HA04_NIO_L15N_T2L_N5_AD11N_66AV18FMC2高位第4路数据N
FMC2_HA04_PIO_L15P_T2L_N4_AD11P_66AU18FMC2高位第4路数据P
FMC2_HA05_NIO_L19N_T3L_N1_DBC_ 66AK18FMC2高位第5路数据N
FMC2_HA05_PIO_L19P_T3L_N0_DBC_ 66AJ18FMC2高位第5路数据P
FMC2_HA06_NIO_L14N_T2L_N3_GC_66AU15FMC2高位第6路数据N
FMC2_HA06_PIO_L14P_T2L_N2_GC_66AT15FMC2高位第6路数据P
FMC2_HA07_NIO_L24N_T3U_N11_66AP16FMC2高位第7路数据N
FMC2_HA07_PIO_L24P_T3U_N10_66AN16FMC2高位第7路数据P
FMC2_HA08_NIO_L16N_T2U_N7_QBC_ 66AT18FMC2高位第8路数据N
FMC2_HA08_PIO_L16P_T2U_N6_QBC_ 66AR18FMC2高位第8路数据P
FMC2_HA09_NIO_L17N_T2U_N9_AD10N_66AT17FMC2高位第9路数据N
FMC2_HA09_PIO_L17P_T2U_N8_AD10P_66AR17FMC2高位第9路数据P
FMC2_HA10_NIO_L5N_T0U_N9_AD14N_66AY14FMC2高位第10路数据N
FMC2_HA10_PIO_L5P_T0U_N8_AD14P_66AY15FMC2高位第10路数据P
FMC2_HA11_NIO_L10N_T1U_N7_QBC_ 66AV13FMC2高位第11路数据N
FMC2_HA11_PIO_L10P_T1U_N6_QBC_ 66AU13FMC2高位第11路数据P
FMC2_HA12_NIO_L20N_T3L_N3_AD1N_66AM18FMC2高位第12路数据N
FMC2_HA12_PIO_L20P_T3L_N2_AD1P_66AL18FMC2高位第12路数据P
FMC2_HA13_NIO_L18N_T2U_N11_AD2N_66AU16FMC2高位第13路数据N
FMC2_HA13_PIO_L18P_T2U_N10_AD2P_66AT16FMC2高位第13路数据P
FMC2_HA14_NIO_L7N_T1L_N1_QBC_ 66BA12FMC2高位第14路数据N
FMC2_HA14_PIO_L7P_T1L_N0_QBC_ 66AY12FMC2高位第14路数据P
FMC2_HA15_NIO_L8N_T1L_N3_AD5N_66BB11FMC2高位第15路数据N
FMC2_HA15_PIO_L8P_T1L_N2_AD5P_66BA11FMC2高位第15路数据P
FMC2_HA16_NIO_L9N_T1L_N5_AD12N_66BB10FMC2高位第16路数据N
FMC2_HA16_PIO_L9P_T1L_N4_AD12P_66BA10FMC2高位第16路数据P
FMC2_HA17_CC_NIO_L13N_T2L_N1_GC_ 66AV16FMC2高位第17路数据N
FMC2_HA17_CC_PIO_L13P_T2L_N0_GC_ 66AV17FMC2高位第17路数据P
FMC2_HA18_NIO_L6N_T0U_N11_AD6N_66BB13FMC2高位第18路数据N
FMC2_HA18_PIO_L6P_T0U_N10_AD6P_66BA13FMC2高位第18路数据P
FMC2_HA19_NIO_L21N_T3L_N5_AD8N_66AN17FMC2高位第19路数据N
FMC2_HA19_PIO_L21P_T3L_N4_AD8P_66AN18FMC2高位第19路数据P
FMC2_HA20_NIO_L3N_T0L_N5_AD15N_66AW16FMC2高位第20路数据N
FMC2_HA20_PIO_L3P_T0L_N4_AD15P_66AW17FMC2高位第20路数据P
FMC2_HA21_NIO_L4N_T0U_N7_DBC_ 66BB15FMC2高位第21路数据N
FMC2_HA21_PIO_L4P_T0U_N6_DBC_ 66BA15FMC2高位第21路数据P
FMC2_HA22_NIO_L2N_T0L_N3_66BB16FMC2高位第22路数据N
FMC2_HA22_PIO_L2P_T0L_N2_66BA16FMC2高位第22路数据P
FMC2_HA23_NIO_L1N_T0L_N1_DBC_66BA17FMC2高位第23路数据N
FMC2_HA23_PIO_L1P_T0L_N0_DBC_66AY17FMC2高位第23路数据P
FMC2_SDAIO_L11N_AD9N_94B5FMC2的I2C通信数据
FMC2_SCLIO_L5N_HDGC_94D3FMC2的I2C通信时钟

表17-2 FMC2连接器引脚分配

PCIE接口 ​

Z19开发板配备了一个主模式PCIE x8的插槽，用于连接PCIE外设，单通道通信速度高达8Gbps。PCIE信号直接跟ZU19EG的BANK226，227的收发器的相连接。连接器的参考时钟由可调时钟芯片Si5332BD11025-4提供。PCIE x 8设计的示意图如下图18-1所示:

图片展示了Z19开发板PCIE接口设计示意图。左侧是ZYNQ UltraScale+芯片，其BANK226、227与MGT相连。右侧为PCIE连接器，标注有PCIE_TXP8、PCIE_TXN8、PCIE_RXP8、PCIE_RXN8等信号线。连接器参考时钟由Si5332BD11025-4提供，其输出100MHz PCIE参考时钟。该图与上下文紧密相关，直观呈现了PCIE接口的硬件连接关系，辅助理解PCIE接口的信号分配及连接情况。

图18-1 PCIE接口设计示意图

PCIE接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
PCIE_RX0_NMGTHRXN3_227AE1PCIE数据接收0负
PCIE_RX0_PMGTHRXP3_227AE2PCIE数据接收0正
PCIE_RX1_NMGTHRXN2_227AF3PCIE数据接收1负
PCIE_RX1_PMGTHRXP2_227AF4PCIE数据接收1正
PCIE_RX2_NMGTHRXN1_227AG1PCIE数据接收2负
PCIE_RX2_PMGTHRXP1_227AG2PCIE数据接收2正
PCIE_RX3_NMGTHRXN0_227AH3PCIE数据接收3负
PCIE_RX3_PMGTHRXP0_227AH4PCIE数据接收3正
PCIE_RX4_NMGTHRXN3_226AJ1PCIE数据接收4负
PCIE_RX4_PMGTHRXP3_226AJ2PCIE数据接收4正
PCIE_RX5_NMGTHRXN2_226AK3PCIE数据接收5负
PCIE_RX5_PMGTHRXP2_226AK4PCIE数据接收5正
PCIE_RX6_NMGTHRXN1_226AL1PCIE数据接收6负
PCIE_RX6_PMGTHRXP1_226AL2PCIE数据接收6正
PCIE_RX7_NMGTHRXN0_226AM3PCIE数据接收7负
PCIE_RX7_PMGTHRXP0_226AM4PCIE数据接收7正
PCIE_TX0_NMGTHTXN3_227AD7PCIE数据发送0负
PCIE_TX0_PMGTHTXP3_227AD8PCIE数据发送0正
PCIE_TX1_NMGTHTXN2_227AE5PCIE数据发送1负
PCIE_TX1_PMGTHTXP2_227AE6PCIE数据发送1正
PCIE_TX2_NMGTHTXN1_227AF7PCIE数据发送2负
PCIE_TX2_PMGTHTXP1_227AF8PCIE数据发送2正
PCIE_TX3_NMGTHTXN0_227AG5PCIE数据发送3负
PCIE_TX3_PMGTHTXP0_227AG6PCIE数据发送3正
PCIE_TX4_NMGTHTXN3_226AH7PCIE数据发送4负
PCIE_TX4_PMGTHTXP3_226AH8PCIE数据发送4正
PCIE_TX5_NMGTHTXN2_226AJ5PCIE数据发送5负
PCIE_TX5_PMGTHTXP2_226AJ6PCIE数据发送5正
PCIE_TX6_NMGTHTXN1_226AK7PCIE数据发送6负
PCIE_TX6_PMGTHTXP1_226AK8PCIE数据发送6正
PCIE_TX7_NMGTHTXN0_226AL5PCIE数据发送7负
PCIE_TX7_PMGTHTXP0_226AL6PCIE数据发送7正
226_PCIE_CLK_NMGTREFCLK0N_226AF11PCIE参考时钟负
226_PCIE_CLK_PMGTREFCLK0P_226AF12PCIE参考时钟正
227_PCIE_CLK_NMGTREFCLK0N_227AD11PCIE参考时钟负
227_PCIE_CLK_PMGTREFCLK0P_227AD12PCIE参考时钟正

表18-1 PCIE接口引脚分配

SATA接口 ​

Z19开发板配备了4路SATA接口， SATA的差分信号连接到GTH BANK228上。

SATA的参考时钟150Mhz由可编程时钟芯片Si5332BD11025-4提供。SATA接口设计的示意图如下图19-1所示:

图19-1为Z19开发板SATA接口设计示意图。图中显示ZYNQ Ultra Scale+的BANK 228 GTH连接4路SATA接口的差分信号，包括SATA_TX_P4、SATA_TX_N4、SATA_RX_N4、SATA_RX_P4。SATA的参考时钟SATA_CLK由可编程时钟芯片Si5332BD11025 - 4提供。右侧为SATA接口实物图。此图与上文介绍的Z19开发板配备4路SATA接口，SATA差分信号连接到GTH BANK228以及参考时钟由Si5332BD11025 - 4提供的内容相对应，直观呈现了SATA接口设计情况。

图19-1 SATA接口设计示意图

SATA接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
SATA1_RX_NMGTHRXN0_228AD3SATA1数据接收负
SATA1_RX_PMGTHRXP0_228AD4SATA1数据接收正
SATA2_RX_NMGTHRXN1_228AC1SATA2数据接收负
SATA2_RX_PMGTHRXP1_228AC2SATA2数据接收正
SATA3_RX_NMGTHRXN2_228AB3SATA3数据接收负
SATA3_RX_PMGTHRXP2_228AB4SATA3数据接收正
SATA4_RX_NMGTHRXN3_228AA1SATA4数据接收负
SATA4_RX_PMGTHRXP3_228AA2SATA4数据接收正
SATA1_TX_NMGTHTXN0_228AC5SATA1数据发送负
SATA1_TX_PMGTHTXP0_228AC6SATA1数据发送正
SATA2_TX_NMGTHTXN1_228AB7SATA2数据发送负
SATA2_TX_PMGTHTXP1_228AB8SATA2数据发送正
SATA3_TX_NMGTHTXN2_228AA5SATA3数据发送负
SATA3_TX_PMGTHTXP2_228AA6SATA3数据发送正
SATA4_TX_NMGTHTXN3_228Y7SATA4数据发送负
SATA4_TX_PMGTHTXP3_228Y8SATA4数据发送正
SATA_CLK_NMGTREFCLK0N_228AB11SATA参考时钟负
SATA_CLK_PMGTREFCLK0P_228AB12SATA参考时钟正

表19-1 SATA接口引脚分配

SMA接口 ​

Z19开发板上带有3对差分线，通过6个SMA接口引出，其中一对为时钟信号，另外2对是数据信号。差分信号连接到BANK68的IO上（电平标准1.8V,1.2V通过跳帽可调）。SMA接口设计的示意图如下图20-1所示:

图片展示了ZYNQ UltraScale+开发板SMA接口设计示意图。左侧是U76芯片标识，下方是BANK 68。右侧从上至下依次标注了DATA0P、DATA0N、DATA1P、DATA1N、CLKP_E15、CLKN_D14等信号名称，每个信号名称后对应着一个金色的SMA接口插头。该图与上下文紧密相关，直观呈现了SMA接口在开发板上的引脚分布情况，辅助理解SMA接口ZYNQ引脚分配表（表20-1）中的信号名称与引脚号对应关系。

图20-1 SMA接口设计示意图

SMA接口ZYNQ引脚分配如下：

信号名称引脚名引脚号备注
CLKN_D14IO_L14N_T2L_N3_GC_68D14SMA时钟负
CLKP_E15IO_L14P_T2L_N2_GC_68E15SMA时钟正
DATA0NIO_L18N_T2U_N11_AD2N_68B15SMA数据0接收负
DATA0PIO_L18P_T2U_N10_AD2P_68C15SMA数据0接收正
DATA1NIO_L10N_T1U_N7_QBC_AD4N_68F18SMA数据1接收负
DATA1PIO_L10P_T1U_N6_QBC_AD4P_68G18SMA数据1接收正

表20-1 SMA接口引脚分配

JTAG调试口 ​

在Z19开发板上预留了一个JTAG接口，用于下载ZYNQ UltraScale+程序或者固化程序到FLASH。为了避免带电插拔造成对ZYNQ UltraScale+芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围。

图片是Z19开发板JTAG接口部分的原理图。图中展示了JTAG信号线与保护二极管的连接情况，包括JTAG_TCK、JTAG_TDO、JTAG_TMS、JTAG_TDI信号线，以及对应编号的保护二极管D5、D6、D7、D8。各信号线与保护二极管均连接至3.3V电源，保护二极管的负极接地。该图与上下文紧密相关，直观呈现了上下文中提到的JTAG信号保护措施，帮助理解开发板JTAG接口的电路设计。

图21-1 原理图中JTAG接口部分

RTC实时时钟 ​

ZU19EG芯片内部带有RTC实时时钟的功能，有年月日时分秒还有星期计时功能。外部需要接一个32.768KHz的无源时钟，提供精确的时钟源给内部时钟电路，这样才能让RTC可以准确的提供时钟信息。同时为了产品掉电以后，实时时钟还可以正常运行，一般需要另外配一个电池给时钟芯片供电。开发板上预留了2pin 1.27mm间距的接口J22，用于外接电池，当系统掉电，纽扣电池还可以给RTC系统供电，可以提供持续不断的时间信息。图22-1为RTC实时时钟原理图

图片展示了ZYNQ UltraScale+开发板的RTC实时时钟原理图。图中U76为ZYNQ UltraScale+芯片，BANK 503标识其部分引脚。Y1为32.768KHz无源晶振，连接到U76的引脚。J22为2pin 1.27mm间距接口，连接到U76的VBAT_IN引脚。该图与上下文紧密相关，直观呈现了RTC实时时钟的硬件连接关系，为开发板的JTAG调试口相关功能说明提供了硬件基础。

图22-1为RTC实时时钟原理图

EEPROM和温度传感器 ​

Z19开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），通过IIC总线连接到PS端进行通信。另外板上还带有一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75，LM75芯片的温度精度为0.5度。EEPROM和温度传感器通过I2C总线挂载到ZYNQ UltraScale+的Bank501 MIO上。图23-1为EEPROM和温度传感器的原理图

图片展示了Z19开发板中EEPROM和温度传感器的原理图。图中U76为ZYNQ UltraScale+芯片，U26为电平转换芯片，U134为LM75温度传感器，U25为EEPROM。PS_IIC_SCL和PS_IIC_SDA信号分别连接ZYNQ UltraScale+的PS_IIC1_SCL_1V8和PS_IIC1_SDA_1V8引脚，经电平转换后，PS_IIC_B_SCL和PS_IIC_B_SDA信号分别连接LM75和EEPROM。该图与上文介绍的EEPROM和温度传感器原理图相呼应，直观呈现了两者在开发板上的连接关系。

图23-1 EEPROM和传感器的原理图

EEPROM通信引脚分配如下：

信号名称引脚名引脚号备注
PS_IIC1_SCLPS_MIO24_500AH33I2C时钟信号
PS_IIC1_SDAPS_MIO25_500AG34I2C数据信号

表23-1 EEPROM引脚分配

LED灯 ​

Z19开发板上有4个发光二极管LED。 包含1个电源指示灯， 1个DONE指示灯，1个PS控制指示灯，1个PL控制指示灯。用户可以通过程序来控制亮和灭，用户LED灯硬件连接的示意图如图24-1所示：

图片展示了Zynq UltraScale+开发板中用户LED灯的硬件连接示意图。图中U76为Zynq UltraScale+芯片，其BANK 503、BANK 501、BANK 94分别连接DONE_LED、PS_LED、PL_LED。PS_LED和PL_LED均串联3.3V电源和限流电阻，PS_LED还串联有三极管。该图与文档中“用户LED灯硬件连接示意图”内容对应，直观呈现了用户LED灯的硬件连接情况。

图24-1 用户LED灯硬件连接示意图

用户LED灯的引脚分配

信号名称引脚名管脚号备注
PS_LED1PS_MIO42_501T30用户PS LED灯
PL_LED1IO_L10P_AD10P_94B3用户PL LED灯

表24-1 用户LED灯引脚分配

按键 ​

Z19开发板上有1个复位按键RESET（板边侧贴）和2个用户按键。复位信号连接到核心板的电源复位引脚，用户可以使用这个复位按键来复位ZYNQ系统。用户按键1个连接到PS的MIO上，1个是连接到PL的IO上。复位按键和用户按键都是低电平有效，用户按键的连接示意图如图25-1所示：

图片展示了ZYNQ UltraScale+开发板中复位按键的连接示意图。左侧是ZYNQ芯片，标注有BANK 501和BANK 44。右侧分别连接PS_KEY和PL_KEY，PS_KEY对应PS_MIO26_501引脚，PL_KEY对应IO_L5P_HDGC_94引脚。PS_KEY和PL_KEY均通过开关与地相连。该图与文档中“按键”部分上下文对应，直观呈现了复位按键的连接情况，帮助理解按键的ZYNQ管脚分配。

图25-1 复位按键连接示意图

按键的ZYNQ管脚分配

信号名称引脚名引脚号备注
PS_KEYPS_MIO26_501L27PS按键输入
PL_KEYIO_L5P_HDGC_94D4PL按键输入

表25-1 按键引脚分配

拨码开关 ​

开发板上有一个4位的拨码开关SW1用来配置ZYNQ系统的启动模式。Z19系统开发平台支持4种启动模式。这4种启动模式分别是JTAG调试模式, QSPI FLASH, EMMC和SD2.0卡启动模式。ZU9EG芯片上电后会检测（PS_MODE0~3）的电平来决定那种启动模式。用户可以通过扩展板上的拨码开关SW1来选择不同的启动模式。SW1启动模式配置如下表26-1所示。

SW1拨码位置（4，3，2, 1）MODE[3:0]启动模式
图片展示了Z19开发板上的拨码开关。开关上有ON、KE标识，以及1、2、3、4四个拨动位置。该图片与文档中“拨码开关”部分内容对应，直观呈现了拨码开关的外观及位置，帮助用户了解开发板上拨码开关的布局，为后续设置启动模式等操作提供参考。ON，ON，ON，ON0000PS JTAG
ON，ON，OFF ,ON0010QSPI FLASH
ON，OFF，ON，OFF0101SD卡
ON，OFF， OFF， ON0110EMMC

表26-1 SW1启动模式配置

风扇 ​

因为ZU19EG正常工作时会产生大量的热量，我们在板上为芯片增加了一个散热片和风扇，防止芯片过热。风扇的控制由ZYNQ芯片来控制，控制管脚连接到BANK94的IO上，如果IO电平输出为高，MOSFET管导通，风扇工作，如果IO电平输出为低，风扇停止。板上的风扇设计图如下图27-1所示:

图片是Z19开发板原理图中风扇设计图。图中显示了风扇（FAN）的电源连接，红色为正极，黑色为负极，连接到J62插座的1、2脚。风扇的控制由ZYNQ芯片控制，控制管脚连接到BANK94的IO上，通过Q7（MMBT3904LT1G）和D3（B340A）等元件实现。此外，还有R8（10R）、C315（100uF 25V）等元件参与电路。该图与上下文紧密相关，直观呈现了风扇在开发板上的电路连接与控制原理。

图27-1 开发板原理图中风扇设计

风扇出厂前已经用螺丝固定在开发板上，风扇的电源连接到了J62的插座上，红色的为正极，黑色的为负极。

结构尺寸图 ​

图片为Z19开发板的结构尺寸图，图中以蓝色线条勾勒出开发板的轮廓，标注了各边尺寸。开发板长250.0mm，宽170.0mm，厚159.8mm。开发板上标注有“ALINX”字样，中间是ZYNQ芯片，周围分布着FMC、USB、以太网等接口。该图与文档中“结构尺寸图”部分内容对应，直观呈现了开发板的尺寸及部分结构。

图28-1 正面图（Top View）

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