ALINX 产品手册

外观

AX7101开发板用户手册

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黑金ARTIX-7系列的高端FPGA开发平台（型号：AX7101）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款ARTIX-7 FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。在底板设计上我们采用了4路千兆以太网接口和4路光纤模块接口，满足用户的高速数据传输和交换的要求，是一款数据通信的“专业级”和"全能级“开发平台。为多路视频传输，多路网络和光纤通信及数据处理等应用提供了可能。相信这样的一款产品非常适合从事数据通信和视频图像处理的学生、工程师等群体。

图片展示了一块AX7101开发板，其正面印有“ALINX”字样。开发板上集成了多个接口，包括4个千兆以太网接口和4个光纤模块接口，用于高速数据传输和交换。此外，开发板上还配备了多个芯片和连接器，方便用户进行二次开发。图片在文档中用于直观展示AX7101开发板的外观和主要接口配置，帮助读者更好地理解其功能和应用。

图0-1-1 AX7101开发板

一、开发板 ​

在这里，对这款AX7101 FPGA开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由FPGA + 2个DDR3 + QSPI FLASH构成，承担FPGA高速数据处理和存储的功能，加上FPGA和两片DDR3之间的高速数据读写，数据位宽为32位，整个系统的带宽高达25Gb/s（800M*32bit)；另外两片DDR3容量高达8Gbit，满足数据处理过程中对高缓冲区的需求。我们选用的FPGA为AMD公司ARTIX-7系列的XC7A100T芯片。我们选用的FPGA是BGA 484封装。XC7A100T和DDR3之间通信的时钟频率达到400Mhz，数据速率为800Mhz，充分满足了高速多路数据处理的需求。另外XC7A100T带有4路GTP高速收发器，每路速度高达6.6Gb/s，非常适合用于光纤通信和PCIe数据通信。

下图为整个开发系统的结构示意图：

图片展示了一个AX7101开发板的结构图，其中核心板由XILINX ARTIX-7 FPGA、8Gb DDR3、128Mb QSPI FLASH以及两个LVDS差分晶振组成。图中还标示了四个千兆以太网接口和一个JTAG接口。通过这个结构图，可以清晰地看到开发板的功能布局，为后续的功能实现提供参考。

图1-1-1 AX7101开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能实现的功能。

  • Artix-7 FPGA核心板

由XC7A100T+8Gb DDR3+128Mb QSPI FLASH组成，另外有两个高精度Sitime公司的LVDS差分晶振，一个是200MHz，另一个是125MHz，为FPGA系统和GTP模块提供稳定的时钟输入。

  • 四路10/100M/1000M以太网RJ-45接口

千兆以太网接口芯片采用Realtek公司的RTL8211EG以太网PHY芯片为用户提供网络通信服务。RTL8211EG 芯片支持10/100/1000 Mbps网络传输速率; 全双工和自适应。

  • 四路SFP高速光纤接口

ARTIX-7 FPGA的GTP收发器的4路高速收发器连接到4个光模块的发送和接收，实现4路高速的光纤通信接口。每路的光纤数据通信接收和发送的速度高达6.6Gb/s。

  • 一路VGA输出

16位色的VGA模拟输出， RGB565格式，可以产生32个梯度等级的红色和蓝色信号和64个梯度等级的绿色信号；

  • 一路USB Uart调试接口

一路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

  • 40针扩展口

预留1个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

  • JTAG口

10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试;

  • 按键

2按键，1个复位按键(在核心板）；

  • LED灯

3个用户发光二级管LED（1个在核心板，2个在扩展板）；

二、FPGA核心板 ​

简介 ​

AC7100B (核心板型号，下同)核心板，是基于AMD公司的ARTIX-7系列100T的XC7A100T-2FGG484I这款芯片开发的高性能核心板，具有高速，高带宽，高容量等特点，适合高速数据通信，视频图像处理，高速数据采集等方面使用。

这款核心板使用了2片MICRON公司的MT41J256M16HA-125这款DDR3芯片，每片DDR的容量为4Gbit；2片DDR芯片组合成32bit的数据总线宽度，FPGA和DDR3之间的读写数据带宽高达25Gb；这样的配置，可以满足高带宽的数据处理的需求。

这款核心板扩展出180个3.3V电平标准普通IO口，15个1.5V电平标准的普通IO口，还有4对GTP高速RX/TX差分信号。对于需要大量IO的用户，此核心板将是不错的选择。而且，FPGA芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为45*55（mm），对于二次开发来说，

非常适合。

图片展示了一块名为AX7101的FPGA核心板的正面图。核心板上有一个显著的XILINX ARTIX-7 XC7A100T芯片，其型号为FGG484ABX1905，表明该核心板采用的是XILINX公司的ARTIX-7系列FPGA芯片。此外，核心板上还印有“TAIWAN”字样，表明该芯片产自台湾。核心板周围分布着多个电容、电阻和连接器等元件，显示了其复杂的电路设计。图片在上下文中用于展示AX7101开发板的核心组件，帮助读者更好地理解其功能和结构。

图2-1-1 AC7100B核心板正面图

图片展示了一块电路板，正面有多个接口和芯片，包括两个大型的白色接口和多个较小的金色接口。电路板上布满了各种电子元件，如电阻、电容和集成电路。图片在文档中用于展示AX7101开发板的核心板正面图，帮助读者了解其外观和布局，为后续的使用和二次开发提供参考。

图2-1-2 AC7100B核心板背面图

FPGA ​

前面已经介绍过了，我们所使用的FPGA型号为XC7A100T-2FGG484I，属于AMD公司Artix-7系列的产品，速度等级为2，温度等级为工业级。此型号为FGG484封装，484个引脚。AMD ARTIX-7 FPGA的芯片命名规则如下：

图片展示了AMD Artix-7 FPGA芯片的命名规则，包括Xilinx、Generation、Family、Logic Cells in 1K Units、Speed Grade、Package Type、V、Nominal Package Pin Count和Temperature Grade等参数。这些参数详细说明了芯片的商业属性、代际、家族、逻辑单元数量、速度等级、封装类型、电压等级、引脚数量和温度等级。图片在文档中用于解释FPGA芯片的命名规则，帮助读者理解芯片的具体参数和特性。

图2-2-1 芯片命名规则定义

图2-2-2为开发板所用的FPGA芯片实物图。

图片显示了一块XILINX ARTIX-7 FPGA芯片，型号为XC7A100T，封装为FGG484ABX1905。芯片上标有“TAIWAN”字样，表明其产地。图片中的关键信息包括芯片型号、封装类型以及产地标识。这张图片在文档中用于展示FPGA芯片的实物，与上下文中的FPGA芯片参数表相呼应，帮助读者直观了解芯片的外观特征。

图2-2-2 FPGA芯片实物

其中FPGA芯片XC7A100T的主要参数如下所示：

名称具体参数
逻辑单元Logic Cells101440
查找表(Slices)15850
触发器(CLB flip-flops)126800
Block RAM（kb）大小4860
DSP处理单元（DSP Slices）240
PCIe Gen21
模数转换/XADC1个12bit, 1Mbps AD
GTP Transceiver4个，6.6Gb/s max
速度等级-2
温度等级工业级

表2-2-1 芯片参数

FPGA供电系统

Artix-7 FPGA电源有VCCINT, VCCBRAM, VCCAUX, VCCO, VMGTAVCC和VMGTAVTT。VCCINT为FPGA内核供电引脚，需接1.0V；VCCBRAM,为FPGA Block RAM的供电引脚；接1.0V；VCCAUX为FPGA辅助供电引脚, 接1.8V；VCCO为FPGA的各个BANK的电压，包含BANK0,BANK13\~16, BANK34\~35，在AC7100B核心板上，BANK34，BANK35因为需要连接DDR3，BANK的电压连接的是1.5V，其它BANK的电压都是3.3V，其中BANK15和BANK16的VCCO是由LDO供电，可以通过更换LDO芯片更改BANK的电平。VMGTAVCC为FPGA内部GTP收发器的供电电压，接1.0V，VMGTAVTT为GTP收发器的端接电压，接1.2V。

Artix-7 FPGA系统要求上电顺序分别为先VCCINT供电，再是VCCBRAM, 然后是VCCAUX，最后为VCCO。如果VCCINT和VCCBRAM的电压一样，可以同时上电。断电的顺序则相反。GTP收发器的上电顺序为VCCINT, 再是VMGTAVCC, 然后是VMGTAVTT。如果VCCINT和VMGTAVCC的电压一样，可以同时上电。断电顺序刚好和上电顺序相反。

有源差分晶振 ​

AC7100B核心板上配有两个Sitime公司的有源差分晶振，一个是200MHz，型号为SiT9102-200.00MHz，用于FPGA的系统主时钟和用于产生DDR3控制时钟；另一个为125MHz，型号为SiT9102-125MHz，用于GTP收发器的参考时钟输入。

200Mhz差分时钟

图3.1中的G1即为我们上述提到的给开发板提供的系统时钟源200M有源差分晶振电路。晶振输出连接到FPGA的BANK34全局时钟管脚MRCC(R4和T4)，这个200Mhz的差分时钟可以用来驱动FPGA内的用户逻辑电路，用户可以通过配置FPGA内部的PLLs和DCMs来产生不同频率的时钟。

图片内容：该图展示了一个200MHz有源差分晶振电路，其中G1为晶振模块，SYS_CLK_P和SYS_CLK_N分别连接到FPGA的R4和T4引脚，用于提供系统时钟信号。电路中还包括电容C128、C129、C130、C135和C137，以及电阻R64，用于稳定和滤波。 图片作用：该图在文档中用于展示200MHz有源差分晶振的实际电路图，帮助读者理解时钟信号的分配和连接方式，以及晶振模块在FPGA核心板中的具体应用。

图2-3-1 200M有源差分晶振

图2-3-2为200Mhz差分有源晶振实物图

图片中展示了一块200MHz有源差分晶振的实物图，晶振的型号为BOFNT。图片位于文档中“图2-3-2 200M有源差分晶振实物图”部分，用于直观展示200MHz有源差分晶振的外观，帮助读者更好地理解其结构和安装方式。

图2-3-2 200M有源差分晶振实物图

时钟引脚分配：

引脚名称FPGA引脚
SYS_CLK_PR4
SYS_CLK_NT4

表2-3-1 200M有源差分晶振引脚分配

125Mhz差分时钟

图2-3-3中的G2即为125M有源差分晶振电路，此时钟是给FPGA内部的GTP模块提供的参考输入时钟。晶振输出连接到FPGA GTP的BANK216时钟管脚MGTREFCLK0P (F6)和MGTREFCLK0N(E6)。

图片内容：该图展示了一个125MHz有源差分晶振电路，其中G2为晶振电路，通过PLL（锁相环）与GTP模块相连，为FPGA内部的GTP模块提供参考输入时钟。电路中包括电阻R55、电容C131至C136以及电感L3，用于稳定和滤波。时钟信号通过MGT_CLK0_P和MGT_CLK0_N引脚输出。 图片作用：该图详细展示了125MHz有源差分晶振电路的结构和连接方式，为读者提供了电路设计的直观参考，帮助理解晶振如何为FPGA内部模块提供时钟信号。

图2-3-3 125Mhz有源差分晶振

图2-3-4为125M差分有源晶振实物图

图片中展示了一块125M有源差分晶振的实物图，晶振上标有“BOFAT”字样。图片位于文档中“图2-3-4 125M有源晶振实物图”部分，用于直观展示125M差分有源晶振的外观，帮助读者更好地理解其结构和设计。

图2-3-4 125M有源晶振实物图

时钟引脚分配：

引脚名称FPGA引脚
MGT_CLK0_PF6
MGT_CLK0_NE6

表2-3-2 125Mhz有源差分晶振引脚分配

DDR3 ​

AC7100B核心板上配有两个Micron(美光）的4Gbit（512MB）的DDR3芯片(共计8Gbit),型号为MT41J256M16HA-125（兼容MT41K256M16HA-125）。DDR的总线宽度共为32bit。DDR3 SDRAM的最高运行时钟速度可达400MHz(数据速率800Mbps)。该DDR3存储系统直接连接到了FPGA的BANK 34和BANK35的存储器接口上。DDR3 SDRAM的具体配置如下表2-4-1所示。

位号芯片类型容量厂家
U5,U6MT41J256M16HA-125256M x 16bitmicron

表2-4-1 DDR3 SDRAM配置

DDR3的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，　保证DDR3的高速稳定的工作。

DDR3 DRAM的硬件连接示意图如图2-4-2所示:

图片展示了DDR3 DRAM的硬件连接示意图，其中U5和U6分别连接了两个256M x 16bit的DDR3芯片。图中还标注了DDR3的引脚分配，包括地址线、数据线、控制线等。该图在文档中用于说明DDR3 DRAM的硬件连接方式，帮助读者理解DDR3 DRAM在FPGA核心板上的具体配置和连接关系。

图2-4-2 DDR3 DRAM原理图示意图

图2-4-3为DDR3 DRAM实物图

图片显示了两块DDR3 SDRAM芯片，芯片型号为MT41J256M16HA-125，容量为256M x 16bit，由Micron生产。这些芯片被安装在电路板上，周围有其他电子元件。图片在文档中用于展示DDR3 DRAM的实物图，帮助读者更好地理解硬件设计和连接示意图中的内容。

图2-4-3 DDR3 DRAM实物图

     **DDR3 DRAM引脚分配：**
信号名称FPGA引脚名FPGA管脚号
DDR3_DQS0_PIO_L3P_T0_DQS_AD5P_35E1
DDR3_DQS0_NIO_L3N_T0_DQS_AD5N_35D1
DDR3_DQS1_PIO_L9P_T1_DQS_AD7P_35K2
DDR3_DQS1_NIO_L9N_T1_DQS_AD7N_35J2
DDR3_DQS2_PIO_L15P_T2_DQS_35M1
DDR3_DQS2_NIO_L15N_T2_DQS_35L1
DDR3_DQS3_PIO_L21P_T3_DQS_35P5
DDR3_DQS3_NIO_L21N_T3_DQS_35P4
DDR3_DQ[0]IO_L2P_T0_AD12P_35C2
DDR3_DQ [1]IO_L5P_T0_AD13P_35G1
DDR3_DQ [2]IO_L1N_T0_AD4N_35A1
DDR3_DQ [3]IO_L6P_T0_35F3
DDR3_DQ [4]IO_L2N_T0_AD12N_35B2
DDR3_DQ [5]IO_L5N_T0_AD13N_35F1
DDR3_DQ [6]IO_L1P_T0_AD4P_35B1
DDR3_DQ [7]IO_L4P_T0_35E2
DDR3_DQ [8]IO_L11P_T1_SRCC_35H3
DDR3_DQ [9]IO_L11N_T1_SRCC_35G3
DDR3_DQ [10]IO_L8P_T1_AD14P_35H2
DDR3_DQ [11]IO_L10N_T1_AD15N_35H5
DDR3_DQ [12]IO_L7N_T1_AD6N_35J1
DDR3_DQ [13]IO_L10P_T1_AD15P_35J5
DDR3_DQ [14]IO_L7P_T1_AD6P_35K1
DDR3_DQ [15]IO_L12P_T1_MRCC_35H4
DDR3_DQ [16]IO_L18N_T2_35L4
DDR3_DQ [17]IO_L16P_T2_35M3
DDR3_DQ [18]IO_L14P_T2_SRCC_35L3
DDR3_DQ [19]IO_L17N_T2_35J6
DDR3_DQ [20]IO_L14N_T2_SRCC_35K3
DDR3_DQ [21]IO_L17P_T2_35K6
DDR3_DQ [22]IO_L13N_T2_MRCC_35J4
DDR3_DQ [23]IO_L18P_T2_35L5
DDR3_DQ [24]IO_L20N_T3_35P1
DDR3_DQ [25]IO_L19P_T3_35N4
DDR3_DQ [26]IO_L20P_T3_35R1
DDR3_DQ [27]IO_L22N_T3_35N2
DDR3_DQ [28]IO_L23P_T3_35M6
DDR3_DQ [29]IO_L24N_T3_35N5
DDR3_DQ [30]IO_L24P_T3_35P6
DDR3_DQ [31]IO_L22P_T3_35P2
DDR3_DM0IO_L4N_T0_35D2
DDR3_DM1IO_L8N_T1_AD14N_35G2
DDR3_DM2IO_L16N_T2_35M2
DDR3_DM3IO_L23N_T3_35M5
DDR3_A[0]IO_L11N_T1_SRCC_34AA4
DDR3_A[1]IO_L8N_T1_34AB2
DDR3_A[2]IO_L10P_T1_34AA5
DDR3_A[3]IO_L10N_T1_34AB5
DDR3_A[4]IO_L7N_T1_34AB1
DDR3_A[5]IO_L6P_T0_34U3
DDR3_A[6]IO_L5P_T0_34W1
DDR3_A[7]IO_L1P_T0_34T1
DDR3_A[8]IO_L2N_T0_34V2
DDR3_A[9]IO_L2P_T0_34U2
DDR3_A[10]IO_L5N_T0_34Y1
DDR3_A[11]IO_L4P_T0_34W2
DDR3_A[12]IO_L4N_T0_34Y2
DDR3_A[13]IO_L1N_T0_34U1
DDR3_A[14]IO_L6N_T0_VREF_34V3
DDR3_BA[0]IO_L9N_T1_DQS_34AA3
DDR3_BA[1]IO_L9P_T1_DQS_34Y3
DDR3_BA[2]IO_L11P_T1_SRCC_34Y4
DDR3_S0IO_L8P_T1_34AB3
DDR3_RASIO_L12P_T1_MRCC_34V4
DDR3_CASIO_L12N_T1_MRCC_34W4
DDR3_WEIO_L7P_T1_34AA1
DDR3_ODTIO_L14N_T2_SRCC_34U5
DDR3_RESETIO_L15P_T2_DQS_34W6
DDR3_CLK_PIO_L3P_T0_DQS_34R3
DDR3_CLK_NIO_L3N_T0_DQS_34R2
DDR3_CKEIO_L14P_T2_SRCC_34T5

表2-4-2 DDR3 SDRAM引脚分配

QSPI Flash ​

核心板上使用了一片128Mbit大小的QSPI FLASH芯片，型号为N25Q128，它使用3.3V CMOS电压标准。由于它的非易失特性，在使用中， QSPI FLASH可以作为FPGA系统的启动镜像。这些镜像主要包括FPGA的bit文件、 软核的应用程序代码以及其它的用户数据文件。

SPI FLASH的具体型号和相关参数见下表

位号芯片类型容量厂家
U8N25Q128128M BitNumonyx

表2-5-1 QSPI Flash的型号和参数

QSPI FLASH连接到FPGA芯片的BANK0和BANK14的专用管脚上，其中时钟管脚连接到BANK0的CCLK0上，其它数据和片选信号分别连接到BANK14的D00~D03和FCS管脚上。图2-5-1为QSPI Flash在硬件连接示意图。

图片展示了QSPI Flash与FPGA芯片的硬件连接示意图。FPGA芯片通过BANK0的CCLK0管脚连接到时钟信号，通过BANK14的D00~D03和FCS管脚连接到数据和片选信号。图中还标注了OSPI_CLK、OSPI_CS、OSPI_D00至OSPI_D03以及FCS等信号名称。此图在文档中用于说明QSPI Flash与FPGA芯片的连接方式，帮助读者理解硬件接口的具体配置。

图2-5-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称FPGA引脚名FPGA管脚号
QSPI_CLKCCLK_0L12
QSPI_CSIO_L6P_T0_FCS_B_14T19
QSPI_DQ0IO_L1P_T0_D00_MOSI_14P22
QSPI_DQ1IO_L1N_T0_D01_DIN_14R22
QSPI_DQ2IO_L2P_T0_D02_14P21
QSPI_DQ3IO_L2N_T0_D03_14R21

表2-5-2 QSPI Flash引脚分配

图2-5-2为开发板上QSPI Flash的实物图

图片中展示了一块QSPI Flash芯片，其型号为69340S02562。芯片上标有“CHM”和“25Q128A”，表明其容量为128MB。芯片周围有多个引脚和焊接点，显示其已安装在电路板上。图片在文档中用于展示QSPI Flash在开发板上的实物图，帮助读者理解其在电路中的实际位置和连接方式。

图2-5-2 QSPI FLASH部分实物图

LED灯 ​

AC7100B核心板上有3个红色LED灯，其中1个是电源指示灯(PWR)，1个是配置LED灯(DONE)，另外一个是用户LED灯（LED1）。当核心板供电后，电源指示灯会亮起；当FPGA 配置程序后，配置LED灯会亮起。用户LED灯用户连接到BANK34的IO上，可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为高时，用户LED灯点亮，当连接IO电压为低时，用户LED会被熄灭。LED灯硬件连接的示意图如图2-6-1所示：

图片内容：该图展示了AX7101开发板上LED灯的硬件连接示意图，包括DONE LED、LED1和PWR LED的连接方式。DONE LED连接到BANK0的DONE_0引脚，LED1连接到BANK34的W5引脚，PWR LED连接到电源+3.3V。图片中还标注了各引脚的电压和连接方式。 图片作用：此图在文档中用于说明开发板LED灯的硬件连接方式，帮助用户理解LED灯在开发板上的具体连接位置和电路设计，确保用户能够正确地进行硬件连接。

图2-6-1 开发板LED灯硬件连接示意图

图2-6-2 为核心板上的LED灯实物图

图片展示了AX7101开发板核心板上的LED灯实物图，包括用户LED灯和电源指示灯。用户LED灯用红色箭头标注为“用户LED”，电源指示灯则标注为“电源指示灯”。图片中的引脚分配表详细列出了用户LED灯的引脚分配情况，如LED1对应FPGA引脚名IO_L15N_T2_DQS_34，管脚号为W5。此图在文档中用于直观展示开发板上LED灯的实际位置和布局，帮助用户理解硬件连接。

图2-6-2 核心板的LED灯实物图

用户LED灯的引脚分配

信号名称FPGA引脚名FPGA管脚号备注
LED1IO_L15N_T2_DQS_34W5用户LED灯

表2-6-1 开发板LED灯引脚分配

复位按键 ​

AC7100B开发板上有一个复位按键Reset，复位按键连接到FPGA芯片的BANK34的普通IO上，用户可以使用这个复位按键来初始化FPGA的程序。设计中按键按下，输入到IO上的信号电压为低，复位信号有效；按键没有按下时，输入到IO上信号为高。 复位按键连接的示意图如图2-7-1所示：

图片展示了一个复位按键连接示意图，其中复位按键连接到FPGA的T6引脚，通过一个1.5V的电阻与地相连。该图在文档中用于说明复位按键的连接方式，帮助读者理解复位按键在FPGA核心板上的具体位置和作用。

图2-7-1 复位按键连接示意图

图2-7-2 为PS的按键实物图

图片中显示了一个复位按键实物图，按键上标有数字“2”和“Reset”，旁边有一个红色箭头指向该按键。该图片位于文档中“复位按键连接示意图”之后，用于直观展示复位按键的实际外观，帮助读者更好地理解其在电路板上的位置和功能。

图2-7-2 复位按键实物图

复位按键的引脚分配

信号名称FPGA引脚名FPGA引脚号备注
RESET_NIO_L17N_T2_34T6复位按键Reset

表2-7-1 复位按键引脚分配

JTAG接口 ​

在AC7100B核心板上我们也预留了JTAG的测试座J1，用来核心板单独JTAG下载和调试，图8.1就是JTAG口的原理图部分，其中涉及到TMS,TDI,TDO,TCK,GND,+3.3V这六个信号。

图片内容：该图展示了FPGA核心板上JTAG接口部分的连接示意图，其中J1接口采用6针的2.54mm间距的单排测试孔，连接信号包括FPGA TMS、FPGA TDI、FPGA TDO、FPGA TCK、GND和+3.3V。图中标注了各信号的引脚位置，如FPGA TMS连接到1号引脚，FPGA TDI连接到2号引脚，以此类推。 图片作用：此图在文档中用于说明AC7100B核心板上预留的JTAG测试座J1的连接方式，以及如何通过焊接6针的单排排针进行JTAG连接调试。

图2-8-1 核心板原理图中JTAG接口部分

核心板上JTAG接口J1采用6针的2.54mm间距的单排测试孔，用户如果需要在核心板上用JTAG连接调试的话，需要焊接6针的单排排针。图2-8-2为JTAG接口在开发板上的实物图

图片显示了一个复位按键的实物图，图中可以看到复位按键的引脚分配，包括3.3V、GND、TCK、TDO、TDI和TMS等信号。这些引脚与FPGA核心板上的IO_L17N_T2_34引脚相连，用于实现复位功能。图片在上下文中起到直观展示复位按键实物连接的作用，帮助读者更好地理解复位按键的引脚分配和连接方式。

图2-8-2 JTAG接口实物图

电源接口 ​

如果没有底板的情况下，为了能使核心板单独工作，我们为核心板预留了2 PIN的接口（J3），通过连接5V电源单独给核心板供电。其中PIN1脚接+5V，PIN2脚接地，正负不要接错。

图片内容：该图展示了J3接口的电路图，其中J3接口的PIN1脚连接+5V电源，PIN2脚连接地线，箭头指示了电源的流向。图中还标注了CON2，可能表示该接口与CON2连接。 图片作用：此图在文档中用于说明J3接口的电路连接方式，帮助读者理解如何通过J3接口为FPGA核心板单独供电，确保在没有底板的情况下，核心板能够正常工作。

图2-9-1 J3接口电路

图2-9-2为J3接口在开发板上的实物图

图片内容：图片显示了AX7101开发板上的J3接口实物图，其中PIN1脚连接+5V电源，PIN2脚连接地线。图片中还标有红色箭头，指向J3接口的PIN1脚，以示其重要性。 图片作用：该图片用于直观展示J3接口在开发板上的实际位置和连接方式，帮助用户正确连接电源，确保核心板能够独立工作。

图2-9-2 J3接口实物图

扩展接口 ​

核心板的背面一共扩展出4个高速扩展口，使用4个80Pin的板间连接器和底板连接，FPGA的IO口通过差分走线方式连接到这4个扩展口上。连接器的PIN脚间距为0.5mm，和底板的母座连接器配置实现高速数据通信。

扩展口CON1

80Pin的连接器CON1用来连接底板的VCCIN电源(+5V),地和FPGA的普通IO，这里需要注意，CON1的有15个管脚是连接到BANK34的IO口，因为BANK34连接是连接到DDR3的，所以这个BANK34的所有IO的电压标准都是1.5V的。CON1扩展口的管脚分配如表2-10-1所示：

CON1管脚信号
名称		FPGA
管脚号		电平标准CON1管脚信号
名称		FPGA
管脚号		电平标准
PIN1VCCIN-+5VPIN2VCCIN-+5V
PIN3VCCIN-+5VPIN4VCCIN-+5V
PIN5VCCIN-+5VPIN6VCCIN-+5V
PIN7VCCIN-+5VPIN8VCCIN-+5V
PIN9GND-地PIN10GND-地
PIN11NC-空脚PIN12NC-空脚
PIN13NC-空脚PIN14NC-空脚
PIN15NC-空脚PIN16B13_L4_PAA153.3V
PIN17NC-空脚PIN18B13_L4_NAB153.3V
PIN19GND-地PIN20GND-地
PIN21B13_L5_PY133.3VPIN22B13_L1_PY163.3V
PIN23B13_L5_NAA143.3VPIN24B13_L1_NAA163.3V
PIN25B13_L7_PAB113.3VPIN26B13_L2_PAB163.3V
PIN27B13_L7_NAB123.3VPIN28B13_L2_NAB173.3V
PIN29GND-地PIN30GND-地
PIN31B13_L3_PAA133.3VPIN32B13_L6_PW143.3V
PIN33B13_L3_NAB133.3VPIN34B13_L6_NY143.3V
PIN35B34_L23_PY81.5VPIN36B34_L20_PAB71.5V
PIN37B34_L23_NY71.5VPIN38B34_L20_NAB61.5V
PIN39GND-地PIN40GND-地
PIN41B34_L18_NAA61.5VPIN42B34_L21_NV81.5V
PIN43B34_L18_PY61.5VPIN44B34_L21_PV91.5V
PIN45B34_L19_PV71.5VPIN46B34_L22_PAA81.5V
PIN47B34_L19_NW71.5VPIN48B34_L22_NAB81.5V
PIN49GND-地PIN50GND-地
PIN51XADC_VNM9模拟PIN52NC
PIN53XADC_VPL10模拟PIN54B34_L25U71.5V
PIN55NC-空脚PIN56B34_L24_PW91.5V
PIN57NC-空脚PIN58B34_L24_NY91.5V
PIN59GND-地PIN60GND-地
PIN61B16_L1_NF143.3VPIN62NC-空脚
PIN63B16_L1_PF133.3VPIN64NC-空脚
PIN65B16_L4_NE143.3VPIN66NC-空脚
PIN67B16_L4_PE133.3VPIN68NC-空脚
PIN69GND-地PIN70GND-地
PIN71B16_L6_ND153.3VPIN72NC-空脚
PIN73B16_L6_PD143.3VPIN74NC-空脚
PIN75B16_L8_PC133.3VPIN76NC-空脚
PIN77B16_L8_NB133.3VPIN78NC-空脚
PIN79NC-空脚PIN80NC-空脚

表2-10-1 扩展口CON1引脚分配

扩展口CON2

80Pin的连接器CON2用来扩展FPGA的BANK13和BANK14的普通IO，这两个BANK的电压标准都是3.3V的。CON2扩展口的管脚分配如表2-10-2所示：

CON2管脚信号
名称		FPGA
管脚号		电平标准CON2管脚信号
名称		FPGA
管脚号		电平标准
PIN1B13_L16_PW153.3VPIN2B14_L16_PV173.3V
PIN3B13_L16_NW163.3VPIN4B14_L16_NW173.3V
PIN5B13_L15_PT143.3VPIN6B13_L14_PU153.3V
PIN7B13_L15_NT153.3VPIN8B13_L14_NV153.3V
PIN9GND-地PIN10GND-地
PIN11B13_L13_PV133.3VPIN12B14_L10_PAB213.3V
PIN13B13_L13_NV143.3VPIN14B14_L10_NAB223.3V
PIN15B13_L12_PW113.3VPIN16B14_L8_NAA213.3V
PIN17B13_L12_NW123.3VPIN18B14_L8_PAA203.3V
PIN19GND-地PIN20GND-地
PIN21B13_L11_PY113.3VPIN22B14_L15_NAB203.3V
PIN23B13_L11_NY123.3VPIN24B14_L15_PAA193.3V
PIN25B13_L10_PV103.3VPIN26B14_L17_PAA183.3V
PIN27B13_L10_NW103.3VPIN28B14_L17_NAB183.3V
PIN29GND-地PIN30GND-地
PIN31B13_L9_NAA113.3VPIN32B14_L6_NT203.3V
PIN33B13_L9_PAA103.3VPIN34B13_IO0Y173.3V
PIN35B13_L8_NAB103.3VPIN36B14_L7_NW223.3V
PIN37B13_L8_PAA93.3VPIN38B14_L7_PW213.3V
PIN39GND-地PIN40GND-地
PIN41B14_L11_NV203.3VPIN42B14_L4_PT213.3V
PIN43B14_L11_PU203.3VPIN44B14_L4_NU213.3V
PIN45B14_L14_NV193.3VPIN46B14_L9_PY213.3V
PIN47B14_L14_PV183.3VPIN48B14_L9_NY223.3V
PIN49GND-地PIN50GND-地
PIN51B14_L5_NR193.3VPIN52B14_L12_NW203.3V
PIN53B14_L5_PP193.3VPIN54B14_L12_PW193.3V
PIN55B14_L18_NU183.3VPIN56B14_L13_NY193.3V
PIN57B14_L18_PU173.3VPIN58B14_L13_PY183.3V
PIN59GND-地PIN60GND-地
PIN61B13_L17_PT163.3VPIN62B14_L3_NV223.3V
PIN63B13_L17_NU163.3VPIN64B14_L3_PU223.3V
PIN65B14_L21_NP173.3VPIN66B14_L20_NT183.3V
PIN67B14_L21_PN173.3VPIN68B14_L20_PR183.3V
PIN69GND-地PIN70GND-地
PIN71B14_L22_PP153.3VPIN72B14_L19_NR143.3V
PIN73B14_L22_NR163.3VPIN74B14_L19_PP143.3V
PIN75B14_L24_NR173.3VPIN76B14_L23_PN133.3V
PIN77B14_L24_PP163.3VPIN78B14_L23_NN143.3V
PIN79B14_IO0P203.3VPIN80B14_IO25N153.3V

表2-10-2 扩展口CON2引脚分配

扩展口CON3

80Pin的连接器CON3用来扩展FPGA的BANK15和BANK16的普通IO，另外还有4个JTAG的信号也通过CON3连接器连接到底板上。BANK15和BANK16的电压标准都是可以通过一个LDO芯片来调整，默认安装的LDO是3.3V的，如果用户想输出其它标准的电平，可以更换合适的LDO来实现。CON3扩展口的管脚分配如表2-10-3所示：

CON3管脚信号
名称		FPGA
管脚号		电平标准CON3管脚信号
名称		FPGA
管脚号		电平标准
PIN1B15_IO0J163.3VPIN2B15_IO25M173.3V
PIN3B16_IO0F153.3VPIN4B16_IO25F213.3V
PIN5B15_L4_PG173.3VPIN6B16_L21_NA213.3V
PIN7B15_L4_NG183.3VPIN8B16_L21_PB213.3V
PIN9GND-地PIN10GND-地
PIN11B15_L2_PG153.3VPIN12B16_L23_PE213.3V
PIN13B15_L2_NG163.3VPIN14B16_L23_ND213.3V
PIN15B15_L12_PJ193.3VPIN16B16_L22_PE223.3V
PIN17B15_L12_NH193.3VPIN18B16_L22_ND223.3V
PIN19GND-地PIN20GND-地
PIN21B15_L11_PJ203.3VPIN22B16_L24_PG213.3V
PIN23B15_L11_NJ213.3VPIN24B16_L24_NG223.3V
PIN25B15_L1_NG133.3VPIN26B15_L8_NG203.3V
PIN27B15_L1_PH133.3VPIN28B15_L8_PH203.3V
PIN29GND-地PIN30GND-地
PIN31B15_L5_PJ153.3VPIN32B15_L7_NH223.3V
PIN33B15_L5_NH153.3VPIN34B15_L7_PJ223.3V
PIN35B15_L3_NH143.3VPIN36B15_L9_PK213.3V
PIN37B15_L3_PJ143.3VPIN38B15_L9_NK223.3V
PIN39GND-地PIN40GND-地
PIN41B15_L19_PK133.3VPIN42B15_L15_NM223.3V
PIN43B15_L19_NK143.3VPIN44B15_L15_PN223.3V
PIN45B15_L20_PM133.3VPIN46B15_L6_NH183.3V
PIN47B15_L20_NL133.3VPIN48B15_L6_PH173.3V
PIN49GND-地PIN50GND-地
PIN51B15_L14_PL193.3VPIN52B15_L13_NK193.3V
PIN53B15_L14_NL203.3VPIN54B15_L13_PK183.3V
PIN55B15_L21_PK173.3VPIN56B15_L10_PM213.3V
PIN57B15_L21_NJ173.3VPIN58B15_L10_NL213.3V
PIN59GND-地PIN60GND-地
PIN61B15_L23_PL163.3VPIN62B15_L18_PN203.3V
PIN63B15_L23_NK163.3VPIN64B15_L18_NM203.3V
PIN65B15_L22_PL143.3VPIN66B15_L17_NN193.3V
PIN67B15_L22_NL153.3VPIN68B15_L17_PN183.3V
PIN69GND-地PIN70GND-地
PIN71B15_L24_PM153.3VPIN72B15_L16_PM183.3V
PIN73B15_L24_NM163.3VPIN74B15_L16_NL183.3V
PIN75NC-PIN76NC-
PIN77FPGA_TCKV123.3VPIN78FPGA_TDIR133.3V
PIN79FPGA_TDOU133.3VPIN80FPGA_TMST133.3V

表2-10-3 扩展口CON3引脚分配

扩展口CON4

80Pin的连接器CON4用来扩展FPGA的BANK16的普通IO和GTP的高速数据和时钟信号。BANK16的IO口的电压标准可以通过一个LDO芯片来调整，默认安装的LDO是3.3V的，如果用户想输出其它标准的电平，可以更换合适的LDO来实现。GTP的高速数据和时钟信号在核心板上严格差分走线，数据线等长及保持一定的间隔，防止信号干扰。CON4扩展口的管脚分配如表2-10-4所示：

CON4管脚信号
名称		FPGA
管脚号		电平标准CON4管脚信号
名称		FPGA
管脚号		电平标准
PIN1NC空脚NC空脚NC
PIN3NC空脚NC空脚NC
PIN5NC空脚NC空脚NC
PIN7NC空脚NC空脚NC
PIN9GND-地PIN10GND-地
PIN11NC空脚PIN12MGT_TX2_PB6差分
PIN13NC空脚PIN14MGT_TX2_NA6差分
PIN15GND-地PIN16GND-地
PIN17MGT_TX3_PD7差分PIN18MGT_RX2_PB10差分
PIN19MGT_TX3_NC7差分PIN20MGT_RX2_NA10差分
PIN21GND-地PIN22GND-地
PIN23MGT_RX3_PD9差分PIN24MGT_TX0_PB4差分
PIN25MGT_RX3_NC9差分PIN26MGT_TX0_NA4差分
PIN27GND-地PIN28GND-地
PIN29MGT_TX1_PD5差分PIN30MGT_RX0_PB8差分
PIN31MGT_TX1_NC5差分PIN32MGT_RX0_NA8差分
PIN33GND-地PIN34GND-地
PIN35MGT_RX1_PD11差分PIN36MGT_CLK1_PF10差分
PIN37MGT_RX1_NC11差分PIN38MGT_CLK1_NE10差分
PIN39GND-地PIN40GND-地
PIN41B16_L5_PE163.3VPIN42B16_L2_PF163.3V
PIN43B16_L5_ND163.3VPIN44B16_L2_NE173.3V
PIN45B16_L7_PB153.3VPIN46B16_L3_PC143.3V
PIN47B16_L7_NB163.3VPIN48B16_L3_NC153.3V
PIN49GND-地PIN50GND-地
PIN51B16_L9_PA153.3VPIN52B16_L10_PA133.3V
PIN53B16_L9_NA163.3VPIN54B16_L10_NA143.3V
PIN55B16_L11_PB173.3VPIN56B16_L12_PD173.3V
PIN57B16_L11_NB183.3VPIN58B16_L12_NC173.3V
PIN59GND-地PIN60GND-地
PIN61B16_L13_PC183.3VPIN62B16_L14_PE193.3V
PIN63B16_L13_NC193.3VPIN64B16_L14_ND193.3V
PIN65B16_L15_PF183.3VPIN66B16_L16_PB203.3V
PIN67B16_L15_NE183.3VPIN68B16_L16_NA203.3V
PIN69GND-地PIN70GND-地
PIN71B16_L17_PA183.3VPIN72B16_L18_PF193.3V
PIN73B16_L17_NA193.3VPIN74B16_L18_NF203.3V
PIN75B16_L19_PD203.3VPIN76B16_L20_PC223.3V
PIN77B16_L19_NC203.3VPIN78B16_L20_NB223.3V
PIN79NC-PIN80NC-

表2-10-4 扩展口CON4引脚分配

电源 ​

AC7100B核心板供电电压为DC5V，单独使用时通过J3接口供电，连接底板时通过底板供电，请注意不要Mini USB和底板同时供电，以免造成损坏。板上的电源设计示意图如下图2-11-1所示:

图片展示了一个电源设计示意图，其中包含多个电源芯片和电压输出。J3和CON1分别连接到+5V电源，通过四路DC/DC电源芯片TLV62130RGT分别输出+1.0V、+1.8V、+1.5V和+1.0V，每路输出电流高达3A。此外，还有一路LDO SPX3819M5-3-3产生VCCIO电源，主要用于对FPGA的BANK15和BANK16供电。该图详细展示了电源设计的各个组成部分及其功能，为开发板的电源设计提供了直观的参考。

图2-11-1 原理图中电源接口部分

开发板通过+5V供电, 通过四路DC/DC电源芯片TLV62130RGT转化成+3.3V，+1.5V，+1.8V，+1.0V四路电源，每路输出电流可高达3A。通过一路LDO SPX3819M5-3-3产生VCCIO电源，VCCIO最要是对FPGA的BANK15，BANK16进行供电，通过更换其它的LDO芯片，使得BANK15，16的IO适应不同的电压标准。1.5V通过TI的TPS51200生成DDR3需要的VTT和VREF电压。1.8V通过TI的TPS74801芯片产生GTP收发器的电源MGTAVTT和MGTAVCC。各个电源分配的功能如下表所示：

电源功能
+3.3VFPGA Bank0,Bank13，Bank14的VCCIO, QSIP FLASH, Clock晶振
+1.8VFPGA辅助电压, TPS74801供电
+1.0VFPGA的核心电压
+1.5VDDR3, FPGA Bank34和Bank35
VREF, VTTDDR3
VCCIOFPGA Bank15, Bank16
MGTAVTTFPGA GTP收发器Bank216
MGTAVCCFPGA GTP收发器Bank216

表2-11-1 电源接口功能

因为Artix-7 FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照 芯片的电源要求设计，上电依次为1.0V->1.8V->（1.5 V、3.3V、VCCIO）和1.0V-> MGTAVCC -> MGTAVTT的电路设计，保证芯片的正常工作。

AC7100B核心板的电源电路在板上的分别实物图所下图2-11-2所示。

图片内容：图片展示了AX7101开发板的电源部分实物图，其中标注了+1.0V、+1.5V、+1.8V、+3.3V和VCCIO电源的分布位置。此外，还标注了MGT电源的位置。图片中还清晰地显示了电源电路的布局，有助于理解电路设计的上电顺序要求。 图片作用：该图片在文档中用于直观展示AC7100B核心板的电源电路布局，配合上下文中的电路设计说明，帮助读者更好地理解电源上电顺序的要求，确保芯片的正常工作。

图2-11-2 核心板电源部分实物图

结构图 ​

图片内容：该图展示了AX7101开发板的正面图，图中标注了开发板的尺寸，包括宽度55.0 mm、高度49.6 mm和一个圆孔的直径为3 mm。开发板上分布着多个电路元件和接口，其中有一个明显的蓝色箭头指向开发板的右下角，可能指示了某个重要功能或连接点。 图片作用：这张图在文档中作为AX7101开发板的正面图，帮助读者直观了解开发板的外观和尺寸，为后续的使用和安装提供参考。

图2-12-1 正面图（Top View）

图片内容：这是一张AX7101开发板的正面图，图中标注了开发板的尺寸，包括宽度55.0 mm、高度49.6 mm和直径3 mm的圆孔。开发板上布满了各种电子元件，包括芯片、电阻、电容和连接器等，布局紧凑且有序。 图片作用：这张图是AX7101开发板用户手册中关于FPGA核心板结构图的一部分，具体展示了开发板的正面视图，帮助读者了解开发板的整体结构和尺寸，为后续的使用和设计提供参考。

图2-12-2 背面图（Top View）

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • 四路10/100M/1000M以太网RJ-45接口
  • 四路SFP高速光纤接口
  • 一路16位的VGA输出
  • 一路USB Uart调试接口
  • 40针扩展口
  • JTAG调试口
  • 2个独立按键
  • 2个用户LED灯

千兆以太网接口 ​

AX7101扩展板上通过4个Realtek RTL8211EG以太网PHY芯片为用户提供4路千兆网络通信服务。RTL8211EG 芯片支持10/100/1000 Mbps网络传输速率，通过GMII接口跟FPGA进行数据通信。RTL8211EG支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

RTL8211EG上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。下表描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
PHYAD[2:0]MDIO/MDC 模式的PHY地址PHY Address 为 001
SELRGV3.3V,2.5V,1.5/1.8V电压选择3.3V
AN[1:0]自协商配置(10/100/1000M)自适应
RX DelayRX时钟2ns延时延时
TX DelayTX时钟2ns延时延时
MODERGMII 或GMII选择GMII

表3-2-1 PHY芯片信息

当网络连接到千兆以太网时，FPGA和PHY芯片RTL8211EG的数据传输时通过GMII总线通信，传输时钟为125Mhz。 接收时钟E_RXC由PHY芯片提供，发送时钟E_GTXC由FPGA提供，数据在时钟的上升沿采样。

当网络连接到百兆以太网时，FPGA和PHY芯片RTL8211EG的数据传输时通过MII总线通信，传输时钟为25Mhz。接收时钟E_RXC和发送时钟E_TXC都由PHY芯片提供，数据在时钟的上升沿采样。

千兆以太网的设计示意图如图3-2-1所示:

图片内容：该图展示了千兆以太网接口设计示意图，其中Artix-7 FPGA与RTL8211EG芯片通过多个信号线连接，包括E_RXC、E_TXC、E_TXD7:0、E_RXD7:0等，用于数据传输和控制。此外，图中还标示了25MHz晶振连接到XTAL1和XTAL2，以及LED1和LED2指示灯连接到MD3:0。 图片作用：此图在文档中用于说明千兆以太网接口的设计，展示了FPGA与RTL8211EG芯片之间的信号连接关系，以及外部晶振和指示灯的连接方式，帮助读者理解千兆以太网接口的具体实现。

图3-2-1千兆以太网接口设计示意图

四路千兆以太网的在扩展板的实物图如下图3-2-2所示:

图片内容：图片显示了四块HanRun HR911130A芯片，分别标记为Ethernet1、Ethernet2、Ethernet3和Ethernet4，位于电路板的左上角。这些芯片通过红色边框突出显示，表明它们是千兆以太网接口的关键组件。图片在上下文中作用：该图片展示了千兆以太网接口在扩展板上的实际布局，与上下文中的设计示意图相呼应，帮助读者理解千兆以太网接口在硬件上的实现方式。

图3-2-2四路千兆以太网接口实物图

第一路以太网FPGA引脚分配如下：

网络名称FPGA引脚备注
E1_GTXCG21以太网GMII 发送时钟
E1_TXD0D22以太网发送数据bit０
E1_TXD1H20以太网发送数据bit1
E1_TXD2H22以太网发送数据bit2
E1_TXD3J22以太网发送数据bit3
E1_TXD4K22以太网发送数据bit4
E1_TXD5L19以太网发送数据bit5
E1_TXD6K19以太网发送数据bit6
E1_TXD7L20以太网发送数据bit7
E1_TXENG22以太网发送使能信号
E1_TXERK17以太网发送错误信号
E1_TXCK21以太网MII发送时钟
E1_RXCK18以太网GMII接收时钟
E1_RXDVM22以太网接收数据有效信号
E1_RXERN18以太网接收数据错误
E1_RXD0N22以太网接收数据Bit0
E1_RXD1H18以太网接收数据Bit1
E1_RXD2H17以太网接收数据Bit2
E1_RXD3M21以太网接收数据Bit3
E1_RXD4L21以太网接收数据Bit4
E1_RXD5N20以太网接收数据Bit5
E1_RXD6M20以太网接收数据Bit6
E1_RXD7N19以太网接收数据Bit7
E1_COLM18以太网Collision信号
E1_CRSL18以太网Carrier Sense信号
E1_RESETG20以太网复位信号
E1_MDCJ17以太网MDIO管理时钟
E1_MDIOL16以太网MDIO管理数据

表3-2-2 第一路以太网引脚分配

第二路以太网FPGA引脚分配如下：

网络名称FPGA引脚备注
E2_GTXCM16以太网GMII 发送时钟
E2_TXD0L15以太网发送数据bit０
E2_TXD1K16以太网发送数据bit1
E2_TXD2W15以太网发送数据bit2
E2_TXD3W16以太网发送数据bit3
E2_TXD4V17以太网发送数据bit4
E2_TXD5W17以太网发送数据bit5
E2_TXD6U15以太网发送数据bit6
E2_TXD7V15以太网发送数据bit7
E2_TXENM15以太网发送使能信号
E2_TXERT15以太网发送错误信号
E2_TXCT14以太网MII发送时钟
E2_RXCJ20以太网GMII接收时钟
E2_RXDVL13以太网接收数据有效信号
E2_RXERG13以太网接收数据错误
E2_RXD0M13以太网接收数据Bit0
E2_RXD1K14以太网接收数据Bit1
E2_RXD2K13以太网接收数据Bit2
E2_RXD3J14以太网接收数据Bit3
E2_RXD4H14以太网接收数据Bit4
E2_RXD5H15以太网接收数据Bit5
E2_RXD6J15以太网接收数据Bit6
E2_RXD7H13以太网接收数据Bit7
E2_COLJ11以太网Collision信号
E2_CRSE22以太网Carrier Sense信号
E2_RESETL14以太网复位信号
E2_MDCAB21以太网MDIO管理时钟
E2_MDIOAB22以太网MDIO管理数据

表3-2-3 第二路以太网引脚分配

第三路以太网FPGA引脚分配如下：

网络名称FPGA引脚备注
E3_GTXCAA21以太网GMII 发送时钟
E3_TXD0W11以太网发送数据bit０
E3_TXD1W12以太网发送数据bit1
E3_TXD2Y11以太网发送数据bit2
E3_TXD3Y12以太网发送数据bit3
E3_TXD4W10以太网发送数据bit4
E3_TXD5AA11以太网发送数据bit5
E3_TXD6AA10以太网发送数据bit6
E3_TXD7AB10以太网发送数据bit7
E3_TXENV14以太网发送使能信号
E3_TXERAA9以太网发送错误信号
E3_TXCV10以太网MII发送时钟
E3_RXCV13以太网GMII接收时钟
E3_RXDVAA20以太网接收数据有效信号
E3_RXERU21以太网接收数据错误
E3_RXD0AB20以太网接收数据Bit0
E3_RXD1AA19以太网接收数据Bit1
E3_RXD2AA18以太网接收数据Bit2
E3_RXD3AB18以太网接收数据Bit3
E3_RXD4Y17以太网接收数据Bit4
E3_RXD5W22以太网接收数据Bit5
E3_RXD6W21以太网接收数据Bit6
E3_RXD7T21以太网接收数据Bit7
E3_COLY21以太网Collision信号
E3_CRSY22以太网Carrier Sense信号
E3_RESETT20以太网复位信号
E3_MDCV20以太网MDIO管理时钟
E3_MDIOV19以太网MDIO管理数据

表3-2-4 第三路以太网引脚分配

第四路以太网FPGA引脚分配如下：

网络名称FPGA引脚备注
E4_GTXCP20以太网GMII 发送时钟
E4_TXD0R17以太网发送数据bit０
E4_TXD1P15以太网发送数据bit1
E4_TXD2N17以太网发送数据bit2
E4_TXD3P17以太网发送数据bit3
E4_TXD4T16以太网发送数据bit4
E4_TXD5U17以太网发送数据bit5
E4_TXD6U18以太网发送数据bit6
E4_TXD7P19以太网发送数据bit7
E4_TXENP16以太网发送使能信号
E4_TXERR19以太网发送错误信号
E4_TXCU16以太网MII发送时钟
E4_RXCY18以太网GMII接收时钟
E4_RXDVW20以太网接收数据有效信号
E4_RXERN13以太网接收数据错误
E4_RXD0W19以太网接收数据Bit0
E4_RXD1Y19以太网接收数据Bit1
E4_RXD2V22以太网接收数据Bit2
E4_RXD3U22以太网接收数据Bit3
E4_RXD4T18以太网接收数据Bit4
E4_RXD5R18以太网接收数据Bit5
E4_RXD6R14以太网接收数据Bit6
E4_RXD7P14以太网接收数据Bit7
E4_COLN14以太网Collision信号
E4_CRSN15以太网Carrier Sense信号
E4_RESETR16以太网复位信号
E4_MDCV18以太网MDIO管理时钟
E4_MDIOU20以太网MDIO管理数据

表3-2-5 第四路以太网引脚分配

光纤接口 ​

AX7101扩展板上有4路光纤接口，用户可以购买光模块(市场上1.25G，2.5G光模块）插入到这4个光纤接口中进行光纤数据通信。4路光纤接口分别跟FPGA的GTP收发器的4路RX/TX相连接，TX信号和RX信号都是以差分信号方式通过隔直电容连接FPGA和光模块，每路TX发送和RX接收数据速率高达6.6Gb/s。GTP收发器的参考时钟由核心板上的125M差分晶振提供。

FPGA和光纤设计示意图如图3-3-1所示:

图片内容展示了一个FPGA和光纤设计示意图，其中Artix-7 FPGA通过GTP模块与四路光纤接口（OPT1至OPT4）连接。图中详细标注了SFP1_TX_P、SFP1_TX_N、SFP1_RX_P、SFP1_RX_N、SFP1_TX_DIS和SFP1_LOSS等引脚的分配情况。右侧的实物图显示了四路光纤接口的外观。该图在文档中用于说明FPGA与光纤接口的连接关系，帮助读者理解光纤接口在扩展板上的实际应用。

图3-3-1 光纤设计示意图

四路光纤接口在扩展板的实物图如下图3-3-2所示:

图片内容：图片显示了扩展板上的四路光纤接口，从上到下依次标记为OPT4、OPT3、OPT2和OPT1。每个接口由多个圆形孔组成，用于插入光纤模块。图片中还标注了每个接口的名称，方便识别。 图片作用：这张图片在文档中用于展示四路光纤接口在扩展板上的实物图，与上下文中的描述相呼应，帮助读者直观地了解光纤接口的实际布局和位置。

图3-3-2四路光纤通信接口实物图

第1路光纤接口(板上为OPT2)引脚分配如下：

网络名称FPGA引脚备注
SFP1_TX_PB4OPT2光模块数据发送 Positive
SFP1_TX_NA4OPT2光模块数据发送Negative
SFP1_RX_PB8OPT2光模块数据接收 Positive
SFP1_RX_PA8OPT2光模块数据接收Negative
SFP1_TX_DISA15OPT2光模块光发射禁止，高有效
SFP1_LOSSB15OPT2光接收LOSS信号，高表示没有接收到光信号

表3-3-1 第一路光纤引脚分配

第2路光纤接口(板上为OPT1)引脚分配如下：

网络名称FPGA引脚备注
SFP2_TX_PD5OPT1光模块数据发送 Positive
SFP2_TX_NC5OPT1光模块数据发送Negative
SFP2_RX_PD11OPT1光模块数据接收 Positive
SFP2_RX_PC11OPT1光模块数据接收Negative
SFP2_TX_DISA16OPT1光模块光发射禁止，高有效
SFP2_LOSSB16OPT1光接收LOSS信号，高表示没有接收到光信号

表3-3-2 第二路光纤引脚分配

第3路光纤接口(板上为OPT3)引脚分配如下：

网络名称FPGA引脚备注
SFP3_TX_PB6OPT3光模块数据发送 Positive
SFP3_TX_NA6OPT3光模块数据发送Negative
SFP3_RX_PB10OPT3光模块数据接收 Positive
SFP3_RX_PA10OPT3光模块数据接收Negative
SFP3_TX_DISA13OPT3光模块光发射禁止，高有效
SFP3_LOSSC14OPT3光接收LOSS信号，高表示没有接收到光信号

表3-3-3 第三路光纤引脚分配

第4路光纤接口(板上为OPT4)引脚分配如下：

网络名称FPGA引脚备注
SFP4_TX_PD7OPT4光模块数据发送 Positive
SFP4_TX_NC7OPT4光模块数据发送Negative
SFP4_RX_PD9OPT4光模块数据接收 Positive
SFP4_RX_PC9OPT4光模块数据接收Negative
SFP4_TX_DISA14OPT4光模块光发射禁止，高有效
SFP4_LOSSC15OPT4光接收LOSS信号，高表示没有接收到光信号

表3-3-4 第四路光纤引脚分配

VGA接口 ​

说到VGA接口，相信很多朋友都不会陌生，因为这种接口是电脑显示器上最主要的接口，从块头巨大的CRT显示器时代开始，VGA接口就被使用，并且一直沿用至今，另外VGA接口还被称为D-Sub接口。

VGA接口是一种D型接口，上面共有15针孔，分成三排，每排五个。比较重要的是3根RGB彩色分量信号和2根扫描同步信号HSYNC和VSYNC针。

引脚1、2、3分别为红绿蓝三基色模拟电压，为0~0.714V peak-peak（峰-峰值），0V代表无色，0.714V代表满色。一些非标准显示器使用的是 1Vpp的满色电平。

三基色源端及终端匹配电阻均为75欧姆。如图3-4-1所示

图片内容：该图展示了一个简单的信号传输示意图，源端通过75Ω电阻连接到终端，终端同样通过75Ω电阻连接到另一个节点。图中没有明确标注信号类型或方向。 图片作用：此图作为VGA视频信号传输示意图的一部分，用于说明VGA接口中信号传输的基本原理。在上下文中，它帮助读者理解VGA信号如何通过电阻电路进行传输，以及信号在源端和终端之间的连接方式。

图3-4-1 VGA视频信号传输示意图

HSYNC和VSYNC分别为行数据同步和帧数据同步，为TTL电平。FPGA只能输出数字信号，而VGA需要的R、G、B是模拟信号，VGA的数字转模拟信号是通过一个简单的电阻电路来实现。这个电阻电路可以产生32个梯度等级的红色和蓝色信号和64个梯度等级的绿色信号（RGB 5-6-5），VGA接口部分电路如下图3-4-2所示

图片内容：该图展示了VGA接口部分的原理图，包括VGA_R0至VGA_R4、VGA_G0至VGA_G5、VGA_B0至VGA_B4以及VGA_HS和VGA_VS等信号引脚，每个引脚旁标有对应的电阻值。右侧标注了VGA连接器的引脚名称，包括RED、GRN、BLU、HS和VS。图片在上下文中作用：该图详细说明了VGA接口的信号分配和连接方式，帮助读者理解VGA信号如何通过电阻电路转换为模拟信号，从而实现与FPGA数字信号的连接。

图3-4-2 VGA接口部分原理图

图3-4-3为VGA接口实物图

图片内容：图片展示了一个VGA接口的实物图，接口为标准的15针D型接口，接口上标有数字序号，用于标识引脚位置。图片在上下文中的作用：该图片用于直观展示VGA接口的外观，帮助读者更好地理解VGA接口的结构和引脚分配，为后续的电路原理图和实物图对照提供参考。

图3-4-3 VGA接口实物图

VGA接口引脚分配

引脚名称FPGA引脚备注
VGA_B[0]D14BLUE[0]
VGA_B[1]E14BLUE[1]
VGA_B[2]E13BLUE[2]
VGA_B[3]F13BLUE[3]
VGA_B[4]F14BLUE[4]
VGA_G[0]D15GREEN[0]
VGA_G[1]AB13GREEN[1]
VGA_G[2]W14GREEN[2]
VGA_G[3]AA14GREEN[3]
VGA_G[4]AA13GREEN[4]
VGA_G[5]AB12GREEN[5]
VGA_R[0]AB16RED[0]
VGA_R[1]Y16RED[1]
VGA_R[2]AA16RED[2]
VGA_R[3]Y13RED[3]
VGA_R[4]AB17RED[4]
VGA_HSC13行同步信号
VGA_VSB13场同步信号

表3-4-1 VGA引脚分配

USB转串口 ​

开发板包含了Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行串口数据通信 。

USB Uart电路设计的示意图如图3-5-1所示

图片内容：该图展示了USB转串口电路设计的示意图，其中FPGA（Artix-7）的UART_RXD和UART_TXD引脚分别连接到CP2102-GM扩展板的TXD和RXD端口，同时Micro-USB接口通过D+/D-连接到扩展板的VBUS和REGIN端口。图片中的颜色突出部分为FPGA和扩展板，箭头清晰地指示了信号传输方向。 图片作用：此图在文档中用于说明USB转串口电路的设计，帮助读者理解FPGA与扩展板之间的信号连接关系，以及Micro-USB接口的电源和数据传输配置。

图3-5-1 USB转串口示意图

图3-5-2为USB转串口的实物图

图片显示了一个USB转串口电路板的实物图，电路板上有一个黄色的USB接口，旁边有TX和RX指示灯，分别标有LED4和LED3。电路板上还标有UART字样，以及一些其他电子元件和引脚。图片在上下文中用于展示USB转串口的实际外观，帮助读者更好地理解电路设计示意图（图3-5-1）和信号指示灯（图3-5-3）的对应关系。

图3-5-2 USB转串口实物图

同时对串口信号设置了2个PCB上丝印为TX和RX的LED指示灯(LED4和LED3)， TX和RX LED灯会指示串口是否有数据发出或者是否有数据接受，如图3-5-3所示，

图片内容：该图展示了USB转串口电路设计的示意图，电路中包含两个LED指示灯（LED3和LED4），分别对应TX和RX信号。LED3和LED4通过510欧姆电阻（R126和R127）连接到3.3V电源，同时与UART1_RXD和UART1_TXD引脚相连。电路设计用于指示串口数据的发送和接收状态。 图片作用：此图在文档中用于说明USB转串口电路的设计，具体展示了信号指示灯的连接方式和位置，帮助读者理解串口信号的指示机制。

图3-5-3 USB转串口信号指示灯

UART转串口的FPGA引脚分配：

引脚名称FPGA引脚
UART_RXDAA15
UART_TXDAB15

表3-5-1 USB转串口引脚分配

扩展口 ​

扩展板预留1个2.54mm标准间距的扩展口J11用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。切勿IO直接跟5V设备直接连接，以免烧坏FPGA。如果要接5V设备，需要接电平转换芯片。

在扩展口和FPGA连接之间串联了33欧姆的排阻，用于保护FPGA以免外界电压或电流过高造成损坏，扩展口(J11)的电路如下图所示

图片内容：该图展示了J11扩展口的实物图，其中Pin1和Pin2已经标示出。引脚从1到40依次排列，每个引脚旁标有对应的引脚名称，如EX IO1 1N、EX IO1 2N等。此外，图中还标注了+5.0V和+3.3V电源输入位置。 图片作用：该图在文档中用于展示J11扩展口的实际连接情况，帮助读者理解扩展口的引脚分配和电源连接，为后续接5V设备时的电平转换提供参考。

图3-6-1 扩展口原理图

下图为J11扩展口实物图，扩展口的Pin1，Pin2已经在板上标示出。

图片显示了一个扩展口的实物图，其中Pin1和Pin2的位置已经用数字标注出来。该扩展口与FPGA连接之间串联了33欧姆的排阻，用于保护FPGA免受外界电压或电流过高造成的损坏。图片在上下文中起到直观展示扩展口实物布局的作用，帮助读者更好地理解扩展口的引脚分配和保护措施。

图3-6-2 扩展口实物图

扩展口FPGA的引脚分配

引脚编号FPGA引脚引脚编号FPGA引脚
1GND2+5V
3B224C22
5A206B20
7F208F19
9J1610F15
11F2112M17
13A2114B21
15D2116E21
17G1818G17
19H1920J19
21G1622G15
23D1924E19
25C2026D20
27A1928A18
29E1830F18
31C1932C18
33B1834B17
35C1736D17
37GND38GND
39+3.3V40+3.3V

表3-6-1 扩展口引脚分配

JTAG接口 ​

开发板预留了一个JTAG接口，用于下载FPGA程序或者固化程序到FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免FPGA的损坏。

图片内容：该图展示了JTAG接口的原理图，包括FPGA的TCK、TDO、TMS和TDI信号线与JTAG连接器J9的连接关系。每个信号线都通过电阻R121至R124与FPGA的相应引脚相连，同时每个连接点都连接到BAT54S稳压器，确保电压稳定。此外，图中还标注了JTAG连接器的引脚编号，从1到10。 图片作用：此图在文档中用于说明扩展板上JTAG接口的原理，帮助读者理解JTAG线在实际应用中的连接方式和注意事项。

图3-7-1 JTAG接口原理图

下图为扩展板上JTAG接口，JTAG线插拔的时候注意不要热插拔。

图片显示了一个JTAG接口的实物图，接口由多个黑色的针脚组成，排列整齐。接口旁边有一个标签，上面印有“JTAG”字样。图片位于文档中“图3-7-2 JTAG接口实物图”部分，用于直观展示JTAG接口的实际外观，帮助读者更好地理解JTAG接口的结构和布局。

图3-7-2 JTAG接口实物图

按键 ​

扩展板上含有两个用户按键KEY1~KEY2，两个按键都连接到FPGA的Bank16的IO上，按键低电平有效，当按键按下，FPGA的IO输入电压为低，当没有按键按下是，FPGA的IO输入电压为高。按键部分电路如下图3-8-1所示

图片内容：该图展示了按键硬件设计示意图，其中FPGA的D16和E16引脚分别连接到KEY1和KEY2按键。电路中还包括3.3V电源和两个电容。图片在上下文中的作用：该图是文档中关于按键部分电路的示意图，用于说明按键硬件设计的具体连接方式，帮助读者理解按键与FPGA引脚之间的关系。

图3-8-1 按键硬件设计示意图

图3-7-2为扩展板上2个用户按键实物图

图片显示了扩展板上的两个用户按键实物图，按键分别标记为KEY1和KEY2。KEY1连接到FPGA的D16引脚，KEY2连接到E16引脚。图片在文档中用于展示按键的实际外观，帮助读者更好地理解按键在扩展板上的布局和连接方式。

图3-8-2 按键实物图

按键FPGA引脚分配：

引脚名称FPGA引脚
KEY1D16
KEY2E16

表3-8-1 按键引脚分配

LED灯 ​

扩展板上有3个红色LED灯，其中1个是电源指示灯(PWR)，另外2个是用户LED灯（LED1和LED2）。当开发板供电后，电源指示灯会亮起。用户LED1和LED2连接到BANK16的IO，当连接用户LED灯的IO电压配置为低电平时，用户LED灯点亮，当连接IO电压为配置为高电平时，用户LED会被熄灭。

LED灯硬件连接的示意图如图3-9-1所示

图片内容：该图展示了LED灯的硬件连接示意图，其中FPGA的E17和F16引脚分别连接到LED1和LED2的负极，LED1和LED2的正极通过3.3V电源连接。图片在上下文中的作用：该图是用户手册中关于LED灯硬件连接的示意图，帮助用户理解如何将LED灯连接到开发板上，确保硬件连接正确无误。

图3-9-1 LED灯硬件设计示意图

图3-8-2为扩展板上2个用户LED灯实物图

图片显示了扩展板上的两个LED灯实物图，标记为LED1和LED2。LED1位于左侧，LED2位于右侧，旁边分别有电阻R135和R134。图片在文档中用于展示LED灯的硬件设计示意图，帮助读者理解LED灯在扩展板上的实际安装位置和布局。

图3-9-2用户LED灯实物图

按键FPGA引脚分配：

引脚名称FPGA引脚
KEY1E17
KEY2F16

表3-9-1 LED灯引脚分配

供电电源 ​

开发板的电源输入电压为DC12V，请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。扩展板上通过2路DC/DC电源芯片MP1482转化成+5V和+3.3V两路电源。另外扩展板上的+5V电源通过板间连接器给核心板供电，扩展上的电源设计如下图3-10-1所示:

图片内容：该图展示了+5.0V电源电路的原理图，包括+12V输入电压、MP1482DS电源芯片、电容和电阻等元件的连接。电路中，+12V电压通过电容C136和C137滤波后，经过R138和R141分压，为MP1482DS芯片供电。芯片的反馈引脚FB连接至R139，用于调节输出电压。+5.0V电源通过电感L13和电容C138、C139、C140、C141、C142、C143滤波后输出。 图片作用：该图详细展示了扩展板上+5V电源电路的设计，与上下文中的图3-10-1相对应，帮助读者理解电源设计的具体实现方式，确保开发板的稳定运行。

图片内容：该图展示了扩展板上+3.3V电源电路的原理图，包括电源输入、电容滤波、稳压电路和输出端。电路中使用了MP1482DS电源芯片，通过电阻和电容进行滤波和稳压，确保输出稳定的+3.3V电压。图片在上下文中作用：该图详细说明了扩展板上+3.3V电源的设计原理，帮助读者理解电源电路的工作过程和关键元件的作用，为后续的硬件连接和调试提供参考。

图3-10-1 扩展板电源原理图

图3-10-2为扩展板上电源电路的实物图

图片内容：图片显示了一个电路板，上面有多个电子元件，包括两个芯片（U7和U8），以及一些电阻（R136、R137、R140等）和电容（C135、C136等）。电路板上还标有数字和字母标识，如“100”、“101”、“E17”、“F16”等。 图片作用：这张图片展示了扩展板上电源电路的实物图，与上下文中提到的图3-10-2相匹配，说明了扩展板上电源电路的组成和布局，帮助读者理解电源设计的具体实现。

图3-10-2 电源电路实物图

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