ALINX 产品手册

外观

AX7203B开发板用户手册

<synced_reference src-block-id="RDccdj1j9sRe4obbunBcGibYnkd" src-token="ByQPdCpKLoe1cwxPOJBcVnRnnIg"></synced_reference>

黑金ARTIX-7系列的高端FPGA开发平台（型号：AX7203B）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款ARTIX-7 FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。在底板设计上我们设计了丰富的外围接口，比如一路PCIex4接口，两路千兆以太网接口，一路HDMI输出接口，一路HDMI输入接口，Uart接口，SD卡接口等等。满足用户各种PCIe高速数据传输，视频图像处理和工业控制的要求，是一款"全能级“的FPGA开发平台。为高速视频传输，网络和PCIe通信及数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事FPGA开发的学生、工程师等群体。

图片展示了一块AX7203B开发板，其正面印有ALINX的标志。开发板上集成了多种接口，包括PCIe x4接口、两路千兆以太网接口、HDMI输出和输入接口、Uart接口以及SD卡接口等。这些接口设计旨在满足用户在高速数据传输、视频图像处理和工业控制方面的多种需求，是一款功能全面的FPGA开发平台。图片中的开发板为用户提供了在高速视频传输、网络和PCIe通信及数据处理方面的前期验证和后期应用的可能性。

图0-1-1 AX7203B开发板

一、开发板简介 ​

在这里，对这款AX7203B FPGA开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由FPGA + 2个DDR3 + QSPI FLASH构成，承担FPGA高速数据处理和存储的功能，加上FPGA和两片DDR3之间的高速数据读写，数据位宽为32位，整个系统的带宽高达25Gb/s（800M*32bit)；另外两片DDR3容量高达8Gbit，满足数据处理过程中对高缓冲区的需求。我们选用的FPGA为AMD公司ARTIX-7系列的XC7A200T芯片。我们选用的FPGA是BGA 484封装。XC7A200T和DDR3之间通信的时钟频率达到400Mhz，数据速率为800Mhz，充分满足了高速多路数据处理的需求。另外XC7A200T FPGA带有4路GTP高速收发器，每路速度高达6.6Gb/s，非常适合用于光纤通信和PCIe数据通信。

底板为核心板扩展了丰富的外围接口，其中包含一个PCIex4接口、2路千兆以太网接口、1路HDMI输出接口、1路HDMI输入接口、1路UART串口接口、1路SD卡接口、1个XADC连接器接口、2路40针的扩展口和一些按键，LED和EEPROM电路。

下图为整个开发系统的结构示意图：

图片展示了一个AX7203B开发板的结构图，其中核心板被突出显示，并连接了多个外围接口，包括PCIe x4接口、HDMI输出和输入接口、千兆以太网接口、UART串口接口、SD卡接口、XADC连接器接口、40针扩展口以及一些按键、LED和EEPROM电路。该图通过箭头和数字序号标识了各个接口的具体位置和功能，帮助读者理解开发板的硬件配置。

图1-1-1 AX7203B开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能实现的功能。

  • Artix-7 FPGA核心板

由XC7A200T+8Gb DDR3+128Mb QSPI FLASH组成，另外有两个高精度Sitime公司的LVDS差分晶振，一个是200MHz，另一个是125MHz，为FPGA系统和GTP模块提供稳定的时钟输入。

  • 1路PCIe x4接口

支持PCI Express 2.0标准，提供PCIe x4高速数据传输接口，单通道通信速率可高达5GBaud。

  • 2路10/100M/1000M以太网RJ-45接口

千兆以太网接口芯片采用景略公司的JL2121工业级GPHY芯片为用户提供网络通信服务。JL2121芯片支持10/100/1000 Mbps网络传输速率; 全双工和自适应。

  • 一路HDMI输出

我们选用了Silicon Image公司的SIL9134 HDMI编码芯片，最高支持1080P@60Hz输出，支持3D输出。

  • 一路HDMI输入

我们选用了Silion Image公司的SIL9013 HDMI解码芯片，最高支持1080P@60Hz输入，支持不同格式的数据输出。

  • 一路USB Uart接口
  • 一路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。
  • Micro SD卡座

一路Micro SD卡座，支持SD模式和SPI模式。

  • EEPROM

板载一片IIC接口的EEPROM 24LC04;

  • 二路40针扩展口

预留2个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

  • JTAG口

10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试;

  • 按键

2个用户按键，1个复位按键(在核心板）；

  • LED灯

5个用户发光二级管LED（1个在核心板，4个在扩展板）；

二、FPGA核心板 ​

简介 ​

AC7200核心板，是基于AMD公司的ARTIX-7系列100T的XC7A200T-2FGG484I这款芯片开发的高性能核心板，具有高速，高带宽，高容量等特点，适合高速数据通信，视频图像处理，高速数据采集等方面使用。

这款核心板使用了2片MICRON公司的MT41J256M16HA-125这款DDR3芯片，每片DDR的容量为4Gbit；2片DDR芯片组合成32bit的数据总线宽度，FPGA和DDR3之间的读写数据带宽高达25Gb；这样的配置，可以满足高带宽的数据处理的需求。

这款核心板扩展出180个3.3V电平标准普通IO口，15个1.5V电平标准的普通IO口，还有4对GTP高速RX/TX差分信号。对于需要大量IO的用户，此核心板将是不错的选择。而且，FPGA芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为45*55（mm），对于二次开发来说，非常适合。

图片展示了一块FPGA核心板的正面，中央为一块标有“ARTIX-7”字样的XILINX XC7A200T芯片，周围分布着多个电容、电阻和连接器。图片在文档中用于展示AC7200B核心板的正面布局，帮助读者理解核心板的结构和主要组件。

图2-1-1 AC7200B核心板正面图

图片展示了一块电路板，正面有多个接口和电路元件，包括两个大型白色接口、多个小孔和一些电容、电阻等元件。电路板上还标有“V3.9”字样。这张图片在文档中用于展示AX7203B开发板的核心板正面图，帮助读者了解其外观和布局。

图2-1-2 AC7200B核心板背面图

FPGA ​

前面已经介绍过了，我们所使用的FPGA型号为XC7A200T-2FBG484I，属于AMD公司Artix-7系列的产品，速度等级为2，温度等级为工业级。此型号为FGG484封装，484个引脚。AMD ARTIX-7 FPGA的芯片命名规则如下：

图片内容展示了AMD Artix-7 FPGA芯片的命名规则，包括Xilinx、Generation、Family、Logic Cells in 1K Units、Speed Grade、Package Type、V、Nominal Package Pin Count和Temperature Grade等参数。图片在上下文中起到解释FPGA芯片命名规则的作用，帮助读者理解芯片的具体参数和分类。

图2-2-1 芯片命名规则定义

图2-2-2为开发板所用的FPGA芯片实物图。

图片中展示了一块XILINX ARTIX-7 FPGA芯片，型号为XC7A200T。芯片表面印有型号标识和序列号，背景为绿色电路板。图片在文档中用于展示FPGA芯片的实物，配合上下文中的芯片参数表，帮助读者直观了解FPGA的核心硬件配置。

图2-2-2 FPGA芯片实物

其中FPGA芯片XC7A200T的主要参数如下所示：

名称具体参数
逻辑单元Logic Cells215360
查找表(Slices)33650
触发器(CLB flip-flops)269200
Block RAM（kb）大小13140
DSP处理单元（DSP Slices）740
PCIe Gen21
模数转换/XADC1个12bit, 1Mbps AD
GTP Transceiver4个，6.6Gb/s max
速度等级-2
温度等级工业级

表2-2-1 芯片参数

FPGA供电系统

Artix-7 FPGA电源有VCCINT, VCCBRAM, VCCAUX, VCCO, VMGTAVCC和VMGTAVTT。VCCINT为FPGA内核供电引脚，需接1.0V；VCCBRAM,为FPGA Block RAM的供电引脚；接1.0V；VCCAUX为FPGA辅助供电引脚, 接1.8V；VCCO为FPGA的各个BANK的电压，包含BANK0,BANK13\~16, BANK34\~35，在AC7200核心板上，BANK34，BANK35因为需要连接DDR3，BANK的电压连接的是1.5V，其它BANK的电压都是3.3V，其中BANK15和BANK16的VCCO是由LDO供电，可以通过更换LDO芯片更改BANK的电平。VMGTAVCC为FPGA内部GTP收发器的供电电压，接1.0V，VMGTAVTT为GTP收发器的端接电压，接1.2V。

Artix-7 FPGA系统要求上电顺序分别为先VCCINT供电，再是VCCBRAM, 然后是VCCAUX，最后为VCCO。如果VCCINT和VCCBRAM的电压一样，可以同时上电。断电的顺序则相反。GTP收发器的上电顺序为VCCINT, 再是VMGTAVCC, 然后是VMGTAVTT。如果VCCINT和VMGTAVCC的电压一样，可以同时上电。断电顺序刚好和上电顺序相反。

有源差分晶振 ​

AC7200核心板上配有两个Sitime公司的有源差分晶振，一个是200MHz，型号为SiT9121AI-2D1-33E200.000000，用于FPGA的系统主时钟和用于产生DDR3控制时钟；另一个为125MHz，型号为SiT9121AI-2D1-33E125.000000，用于GTP收发器的参考时钟输入。

1). 200Mhz差分时钟

图3.1中的G1即为我们上述提到的给开发板提供的系统时钟源200M有源差分晶振电路。晶振输出连接到FPGA的BANK34全局时钟管脚MRCC(R4和T4)，这个200Mhz的差分时钟可以用来驱动FPGA内的用户逻辑电路，用户可以通过配置FPGA内部的PLLs和DCMs来产生不同频率的时钟。

图片内容：该图展示了一个200MHz有源差分晶振电路，其中包含一个SIT9102-200.00MHz晶振，以及相关的时钟分配电路。电路中包括SYS_CLK_P和SYS_CLK_N两个时钟引脚，分别通过电阻和电容进行滤波。此外，电路中还连接了多个电容和电感，用于稳定时钟信号。 图片作用：该图在文档中用于展示200MHz有源差分晶振的实际电路图，帮助读者理解其内部结构和时钟分配方式。

图3.1 200M有源差分晶振

图3.2为200Mhz差分有源晶振实物图

图片中展示了一块200MHz有源差分晶振的实物图，晶振的型号为BOFNT。图片位于文档中“图3.2为200Mhz差分有源晶振实物图”这一段落中，用于直观展示200MHz有源差分晶振的实际外观，帮助读者更好地理解其结构和安装方式。

图3.2 200M有源差分晶振实物图

时钟引脚分配：

引脚名称FPGA引脚
SYS_CLK_PR4
SYS_CLK_NT4

表2-3-1 200M有源差分晶振引脚分配

2). 125Mhz差分时钟

图3.3中的G2即为125M有源差分晶振电路，此时钟是给FPGA内部的GTP模块提供的参考输入时钟。晶振输出连接到FPGA GTP的BANK216时钟管脚MGTREFCLK0P (F6)和MGTREFCLK0N(E6)。

图片内容：该图展示了125MHz有源差分晶振电路，其中G2为晶振电路，输出连接到FPGA GTP模块的BANK216时钟管脚MGTREFCLK0P和MGTREFCLK0N。电路中包含SiT9102-125MHz晶振、PLL锁相环、运算放大器以及多个电容和电阻。图中还标注了时钟引脚分配，如SYS_CLK_P连接到FPGA引脚R4，SYS_CLK_N连接到T4。 图片作用：该图详细说明了125MHz有源差分晶振电路的结构和连接方式，为读者提供了直观的电路图，帮助理解晶振如何为FPGA内部的GTP模块提供参考输入时钟。

图3.3 125Mhz有源差分晶振

图3.4为125M差分有源晶振实物图

图片中展示了一块125M差分有源晶振的实物图，晶振上标有“BOFAT”字样。图片位于文档中“图4.2 125M有源晶振实物图”部分，与上下文中的内容紧密相关，用于直观展示125M差分有源晶振的实际外观，帮助读者更好地理解其结构和标识。

图4.2 125M有源晶振实物图

时钟引脚分配：

引脚名称FPGA引脚
MGT_CLK0_PF6
MGT_CLK0_NE6

表2-3-2 125Mhz有源差分晶振引脚分配

DDR3 ​

AC7200核心板上配有两个Micron(美光）的4Gbit（512MB）的DDR3芯片(共计8Gbit),型号为MT41J256M16HA-125（兼容MT41K256M16HA-125）。DDR的总线宽度共为32bit。DDR3 SDRAM的最高运行时钟速度可达800MHz(数据速率1600Mbps)。该DDR3存储系统直接连接到了FPGA的BANK 34和BANK35的存储器接口上。DDR3 SDRAM的具体配置如下表4-1所示。

位号芯片类型容量厂家
U5,U6MT41J256M16HA-125256M x 16bitmicron

表4-1 DDR3 SDRAM配置

DDR3的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，　保证DDR3的高速稳定的工作。

DDR3 DRAM的硬件连接示意图如图4-2所示:

图片展示了DDR3 DRAM的硬件连接示意图，其中U5和U6分别连接了两个256M x 16bit的DDR3芯片。图中还标注了DDR3的引脚分配，包括地址线、数据线、控制线等。该图在文档中用于说明DDR3 DRAM的硬件连接方式，帮助读者理解DDR3 DRAM在FPGA核心板上的具体配置和连接关系。

图4-2 DDR3 DRAM原理图示意图

图4-3为DDR3 DRAM实物图

图片显示了两块DDR3 SDRAM芯片，芯片型号为MT41J256M16HA-125，容量为256M x 16bit，由Micron生产。这些芯片被安装在电路板上，周围有其他电子元件。图片在文档中用于展示DDR3 DRAM的实物图，帮助读者更好地理解硬件设计和连接示意图。

图4-3 DDR3 DRAM实物图

DDR3 DRAM引脚分配：

信号名称FPGA引脚名FPGA管脚号
DDR3_DQS0_PIO_L3P_T0_DQS_AD5P_35E1
DDR3_DQS0_NIO_L3N_T0_DQS_AD5N_35D1
DDR3_DQS1_PIO_L9P_T1_DQS_AD7P_35K2
DDR3_DQS1_NIO_L9N_T1_DQS_AD7N_35J2
DDR3_DQS2_PIO_L15P_T2_DQS_35M1
DDR3_DQS2_NIO_L15N_T2_DQS_35L1
DDR3_DQS3_PIO_L21P_T3_DQS_35P5
DDR3_DQS3_NIO_L21N_T3_DQS_35P4
DDR3_DQ[0]IO_L2P_T0_AD12P_35C2
DDR3_DQ [1]IO_L5P_T0_AD13P_35G1
DDR3_DQ [2]IO_L1N_T0_AD4N_35A1
DDR3_DQ [3]IO_L6P_T0_35F3
DDR3_DQ [4]IO_L2N_T0_AD12N_35B2
DDR3_DQ [5]IO_L5N_T0_AD13N_35F1
DDR3_DQ [6]IO_L1P_T0_AD4P_35B1
DDR3_DQ [7]IO_L4P_T0_35E2
DDR3_DQ [8]IO_L11P_T1_SRCC_35H3
DDR3_DQ [9]IO_L11N_T1_SRCC_35G3
DDR3_DQ [10]IO_L8P_T1_AD14P_35H2
DDR3_DQ [11]IO_L10N_T1_AD15N_35H5
DDR3_DQ [12]IO_L7N_T1_AD6N_35J1
DDR3_DQ [13]IO_L10P_T1_AD15P_35J5
DDR3_DQ [14]IO_L7P_T1_AD6P_35K1
DDR3_DQ [15]IO_L12P_T1_MRCC_35H4
DDR3_DQ [16]IO_L18N_T2_35L4
DDR3_DQ [17]IO_L16P_T2_35M3
DDR3_DQ [18]IO_L14P_T2_SRCC_35L3
DDR3_DQ [19]IO_L17N_T2_35J6
DDR3_DQ [20]IO_L14N_T2_SRCC_35K3
DDR3_DQ [21]IO_L17P_T2_35K6
DDR3_DQ [22]IO_L13N_T2_MRCC_35J4
DDR3_DQ [23]IO_L18P_T2_35L5
DDR3_DQ [24]IO_L20N_T3_35P1
DDR3_DQ [25]IO_L19P_T3_35N4
DDR3_DQ [26]IO_L20P_T3_35R1
DDR3_DQ [27]IO_L22N_T3_35N2
DDR3_DQ [28]IO_L23P_T3_35M6
DDR3_DQ [29]IO_L24N_T3_35N5
DDR3_DQ [30]IO_L24P_T3_35P6
DDR3_DQ [31]IO_L22P_T3_35P2
DDR3_DM0IO_L4N_T0_35D2
DDR3_DM1IO_L8N_T1_AD14N_35G2
DDR3_DM2IO_L16N_T2_35M2
DDR3_DM3IO_L23N_T3_35M5
DDR3_A[0]IO_L11N_T1_SRCC_34AA4
DDR3_A[1]IO_L8N_T1_34AB2
DDR3_A[2]IO_L10P_T1_34AA5
DDR3_A[3]IO_L10N_T1_34AB5
DDR3_A[4]IO_L7N_T1_34AB1
DDR3_A[5]IO_L6P_T0_34U3
DDR3_A[6]IO_L5P_T0_34W1
DDR3_A[7]IO_L1P_T0_34T1
DDR3_A[8]IO_L2N_T0_34V2
DDR3_A[9]IO_L2P_T0_34U2
DDR3_A[10]IO_L5N_T0_34Y1
DDR3_A[11]IO_L4P_T0_34W2
DDR3_A[12]IO_L4N_T0_34Y2
DDR3_A[13]IO_L1N_T0_34U1
DDR3_A[14]IO_L6N_T0_VREF_34V3
DDR3_BA[0]IO_L9N_T1_DQS_34AA3
DDR3_BA[1]IO_L9P_T1_DQS_34Y3
DDR3_BA[2]IO_L11P_T1_SRCC_34Y4
DDR3_S0IO_L8P_T1_34AB3
DDR3_RASIO_L12P_T1_MRCC_34V4
DDR3_CASIO_L12N_T1_MRCC_34W4
DDR3_WEIO_L7P_T1_34AA1
DDR3_ODTIO_L14N_T2_SRCC_34U5
DDR3_RESETIO_L15P_T2_DQS_34W6
DDR3_CLK_PIO_L3P_T0_DQS_34R3
DDR3_CLK_NIO_L3N_T0_DQS_34R2
DDR3_CKEIO_L14P_T2_SRCC_34T5

表2-4-2 DDR3 SDRAM引脚分配

QSPI Flash ​

核心板上使用了一片128Mbit大小的QSPI FLASH芯片，型号为N25Q128，它使用3.3V CMOS电压标准。由于它的非易失特性，在使用中， QSPI FLASH可以作为FPGA系统的启动镜像。这些镜像主要包括FPGA的bit文件、 软核的应用程序代码以及其它的用户数据文件。

SPI FLASH的具体型号和相关参数见下表

位号芯片类型容量厂家
U8N25Q128128M BitNumonyx

表5.1 QSPI Flash的型号和参数

QSPI FLASH连接到FPGA芯片的BANK0和BANK14的专用管脚上，其中时钟管脚连接到BANK0的CCLK0上，其它数据和片选信号分别连接到BANK14的D00~D03和FCS管脚上。图5-1为QSPI Flash在硬件连接示意图。

图片展示了QSPI Flash与FPGA芯片的硬件连接示意图。FPGA芯片的BANK0和BANK14分别连接到QSPI Flash的专用管脚上，其中BANK0的CCLK0连接到FPGA的OSPI_CLK，BANK14的数据和片选信号分别连接到OSPI_D00~D03和FCS管脚上。此图帮助读者理解QSPI Flash在硬件中的具体连接方式，是用户手册中关于QSPI Flash连接部分的重要补充。

图5-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称FPGA引脚名FPGA管脚号
QSPI_CLKCCLK_0L12
QSPI_CSIO_L6P_T0_FCS_B_14T19
QSPI_DQ0IO_L1P_T0_D00_MOSI_14P22
QSPI_DQ1IO_L1N_T0_D01_DIN_14R22
QSPI_DQ2IO_L2P_T0_D02_14P21
QSPI_DQ3IO_L2N_T0_D03_14R21

表2-5-2 QSPI Flash引脚分配

图5-2为开发板上QSPI Flash的实物图

图片显示了一块QSPI Flash芯片，其型号为69340S02522，芯片上标有“CHM”字样。芯片周围有多个引脚和电路板上的其他元件。图片在文档中用于展示开发板上QSPI Flash的实际外观，帮助读者更好地理解其在电路板上的位置和连接方式。

图5-2 QSPI FLASH部分实物图

LED灯 ​

AC7200核心板上有3个红色LED灯，其中1个是电源指示灯(PWR)，1个是配置LED灯(DONE)，另外一个是用户LED灯（LED1）。当核心板供电后，电源指示灯会亮起；当FPGA 配置程序后，配置LED灯会亮起。用户LED灯用户连接到BANK34的IO上，可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为高时，用户LED灯点亮，当连接IO电压为低时，用户LED会被熄灭。LED灯硬件连接的示意图如图6-1所示：

图片内容：该图展示了AX7203B开发板上LED灯的硬件连接示意图。图中包括了BANK0和BANK34两个区域，以及与之相连的LED1、DONE LED和PWR LED。LED1连接到FPGA引脚IO_L15N_T2_DQS_34，标记为W5，用于指示用户LED灯的状态。DONE LED和PWR LED分别连接到+3.3V电源，用于指示开发板的完成状态和电源状态。 图片作用：这张图在文档中用于说明开发板LED灯的硬件连接方式，帮助读者理解LED灯在开发板上的具体位置和连接关系，为后续的硬件调试和使用提供参考。

图6-1 开发板LED灯硬件连接示意图

图6-2 为核心板上的LED灯实物图

图片内容：图片展示了AX7203B开发板上的LED灯实物图，其中用户LED灯用红色箭头标注，位于开发板的右上角，旁边还有电源灯的标识。此外，图片中还标有DONE和Reset等其他指示灯的位置。 图片作用：这张图片是文档中关于LED灯硬件连接示意图的实物图，用于直观展示开发板上LED灯的实际位置和布局，帮助用户更好地理解和安装开发板上的LED灯。

图6-2 核心板的LED灯实物图

用户LED灯的引脚分配

信号名称FPGA引脚名FPGA管脚号备注
LED1IO_L15N_T2_DQS_34W5用户LED灯

表2-6-1 开发板LED灯引脚分配

复位按键 ​

AC7200开发板上有一个复位按键Reset，复位按键连接到FPGA芯片的BANK34的普通IO上，用户可以使用这个复位按键来初始化FPGA的程序。设计中按键按下，输入到IO上的信号电压为低，复位信号有效；按键没有按下时，输入到IO上信号为高。 复位按键连接的示意图如图7-1所示：

图片展示了一个复位按键连接示意图，其中复位按键连接到FPGA的T6引脚，通过一个1.5V的电阻与地相连。该图在文档中用于说明复位按键的连接方式，帮助读者理解复位按键在FPGA核心板上的具体位置和作用。

图7-1 复位按键连接示意图

图7-2 为复位按键实物图

图片显示了一个复位按键的实物图，按键周围有数字序号标识，其中数字2和3分别对应按键的2号和3号引脚。图片中的按键位于电路板上，旁边有“Reset”字样，表明这是复位按键。图片在文档中用于展示复位按键的实物形态，与上下文中提到的复位按键连接示意图相呼应，帮助读者更好地理解复位按键在电路板上的实际位置和外观。

图7-2 复位按键实物图

复位按键的引脚分配

信号名称FPGA引脚名FPGA引脚号备注
RESET_NIO_L17N_T2_34T6复位按键Reset

表2-7-1 复位按键引脚分配

JTAG接口 ​

在AC7200核心板上我们也预留了JTAG的测试座J1，用来核心板单独JTAG下载和调试，图8.1就是JTAG口的原理图部分，其中涉及到TMS,TDI,TDO,TCK,GND,+3.3V这六个信号。

图片内容：该图展示了JTAG接口的引脚分配，包括FPGA TMS、FPGA TDI、FPGA TDO、FPGA TCK、+3.3V和GND等信号，其中FPGA TMS连接到引脚1，FPGA TDI连接到引脚2，FPGA TDO连接到引脚3，FPGA TCK连接到引脚4，+3.3V连接到引脚5，GND连接到引脚6。图片在上下文中的作用：该图是AC7200核心板上JTAG接口部分的原理图，用户如果需要在核心板上用JTAG连接调试，需要焊接6针的单排排针。

图8.1 核心板原理图中JTAG接口部分

核心板上JTAG接口J1采用6针的2.54mm间距的单排测试孔，用户如果需要在核心板上用JTAG连接调试的话，需要焊接6针的单排排针。图8.2为JTAG接口在开发板上的实物图

图片显示了一个复位按键的实物图，图中可以看到复位按键的引脚分配，包括3.3V、GND、TCK、TDO、TDI和TMS等信号。这些引脚与FPGA核心板上的IO_L17N_T2_34引脚相连，用于实现复位功能。图片在文档中用于直观展示复位按键的实物连接情况，帮助读者更好地理解复位按键在FPGA核心板上的实际应用。

图8.2 JTAG接口实物图

电源接口 ​

为了能使核心板单独工作，我们为核心板预留了2PIN的电源接口（J3），当用户通过J3给核心板供电时，不能再通过底板供电，否则会造成电流冲突。图9.1为J3接口在开发板上的实物图

图片显示了AX7203B开发板上的电源接口J3，该接口由两个金色的圆形插孔组成，分别标记为GND和+5V。图片中的J3接口位于开发板的左上角，旁边有数字标识C140。此图在文档中用于展示J3接口在开发板上的实际位置，帮助用户理解如何正确连接电源以避免电流冲突。

图9.1 电源接口实物图

扩展接口 ​

核心板的背面一共扩展出4个高速扩展口，使用4个80Pin的板间连接器和底板连接，FPGA的IO口通过差分走线方式连接到这4个扩展口上。连接器的PIN脚间距为0.5mm，和底板的母座连接器配置实现高速数据通信。

扩展口CON1

80Pin的连接器CON1用来连接底板的VCCIN电源(+5V),地和FPGA的普通IO，这里需要注意，CON1的有15个管脚是连接到BANK34的IO口，因为BANK34连接是连接到DDR3的，所以这个BANK34的所有IO的电压标准都是1.5V的。CON1扩展口的管脚分配如表10.1所示：

CON1管脚信号
名称		FPGA
管脚号		电平标准CON1管脚信号
名称		FPGA
管脚号		电平标准
PIN1VCCIN-+5VPIN2VCCIN-+5V
PIN3VCCIN-+5VPIN4VCCIN-+5V
PIN5VCCIN-+5VPIN6VCCIN-+5V
PIN7VCCIN-+5VPIN8VCCIN-+5V
PIN9GND-地PIN10GND-地
PIN11NC-空脚PIN12NC-空脚
PIN13NC-空脚PIN14NC-空脚
PIN15NC-空脚PIN16B13_L4_PAA153.3V
PIN17NC-空脚PIN18B13_L4_NAB153.3V
PIN19GND-地PIN20GND-地
PIN21B13_L5_PY133.3VPIN22B13_L1_PY163.3V
PIN23B13_L5_NAA143.3VPIN24B13_L1_NAA163.3V
PIN25B13_L7_PAB113.3VPIN26B13_L2_PAB163.3V
PIN27B13_L7_PAB123.3VPIN28B13_L2_NAB173.3V
PIN29GND-地PIN30GND-地
PIN31B13_L3_PAA133.3VPIN32B13_L6_PW143.3V
PIN33B13_L3_NAB133.3VPIN34B13_L6_NY143.3V
PIN35B34_L23_PY81.5VPIN36B34_L20_PAB71.5V
PIN37B34_L23_NY71.5VPIN38B34_L20_NAB61.5V
PIN39GND-地PIN40GND-地
PIN41B34_L18_NAA61.5VPIN42B34_L21_NV81.5V
PIN43B34_L18_PY61.5VPIN44B34_L21_PV91.5V
PIN45B34_L19_PV71.5VPIN46B34_L22_PAA81.5V
PIN47B34_L19_NW71.5VPIN48B34_L22_NAB81.5V
PIN49GND-地PIN50GND-地
PIN51XADC_VNM9模拟PIN52NC
PIN53XADC_VPL10模拟PIN54B34_L25U71.5V
PIN55NC-空脚PIN56B34_L24_PW91.5V
PIN57NC-空脚PIN58B34_L24_NY91.5V
PIN59GND-地PIN60GND-地
PIN61B16_L1_NF143.3VPIN62NC-空脚
PIN63B16_L1_PF133.3VPIN64NC-空脚
PIN65B16_L4_NE143.3VPIN66NC-空脚
PIN67B16_L4_PE133.3VPIN68NC-空脚
PIN69GND-地PIN70GND-地
PIN71B16_L6_ND153.3VPIN72NC-空脚
PIN73B16_L6_PD143.3VPIN74NC-空脚
PIN75B16_L8_PC133.3VPIN76NC-空脚
PIN77B16_L8_NB133.3VPIN78NC-空脚
PIN79NC-空脚PIN80NC-空脚

表2-10-1 扩展口CON1引脚分配

扩展口CON2

80Pin的连接器CON2用来扩展FPGA的BANK13和BANK14的普通IO，这两个BANK的电压标准都是3.3V的。CON2扩展口的管脚分配如表10.2所示：

CON2管脚信号
名称		FPGA
管脚号		电平标准CON2管脚信号
名称		FPGA
管脚号		电平标准
PIN1B13_L16_PW153.3VPIN2B14_L16_PV173.3V
PIN3B13_L16_NW163.3VPIN4B14_L16_NW173.3V
PIN5B13_L15_PT143.3VPIN6B13_L14_PU153.3V
PIN7B13_L15_NT153.3VPIN8B13_L14_NV153.3V
PIN9GND-地PIN10GND-地
PIN11B13_L13_PV133.3VPIN12B14_L10_PAB213.3V
PIN13B13_L13_NV143.3VPIN14B14_L10_NAB223.3V
PIN15B13_L12_PW113.3VPIN16B14_L8_NAA213.3V
PIN17B13_L12_NW123.3VPIN18B14_L8_PAA203.3V
PIN19GND-地PIN20GND-地
PIN21B13_L11_PY113.3VPIN22B14_L15_NAB203.3V
PIN23B13_L11_NY123.3VPIN24B14_L15_PAA193.3V
PIN25B13_L10_PV103.3VPIN26B14_L17_PAA183.3V
PIN27B13_L10_NW103.3VPIN28B14_L17_NAB183.3V
PIN29GND-地PIN30GND-地
PIN31B13_L9_NAA113.3VPIN32B14_L6_NT203.3V
PIN33B13_L9_PAA103.3VPIN34B13_IO0Y173.3V
PIN35B13_L8_NAB103.3VPIN36B14_L7_NW223.3V
PIN37B13_L8_PAA93.3VPIN38B14_L7_PW213.3V
PIN39GND-地PIN40GND-地
PIN41B14_L11_NV203.3VPIN42B14_L4_PT213.3V
PIN43B14_L11_PU203.3VPIN44B14_L4_NU213.3V
PIN45B14_L14_NV193.3VPIN46B14_L9_PY213.3V
PIN47B14_L14_PV183.3VPIN48B14_L9_NY223.3V
PIN49GND-地PIN50GND-地
PIN51B14_L5_NR193.3VPIN52B14_L12_NW203.3V
PIN53B14_L5_PP193.3VPIN54B14_L12_PW193.3V
PIN55B14_L18_NU183.3VPIN56B14_L13_NY193.3V
PIN57B14_L18_PU173.3VPIN58B14_L13_PY183.3V
PIN59GND-地PIN60GND-地
PIN61B13_L17_PT163.3VPIN62B14_L3_NV223.3V
PIN63B13_L17_NU163.3VPIN64B14_L3_PU223.3V
PIN65B14_L21_NP173.3VPIN66B14_L20_NT183.3V
PIN67B14_L21_PN173.3VPIN68B14_L20_PR183.3V
PIN69GND-地PIN70GND-地
PIN71B14_L22_PP153.3VPIN72B14_L19_NR143.3V
PIN73B14_L22_NR163.3VPIN74B14_L19_PP143.3V
PIN75B14_L24_NR173.3VPIN76B14_L23_PN133.3V
PIN77B14_L24_PP163.3VPIN78B14_L23_NN143.3V
PIN79B14_IO0P203.3VPIN80B14_IO25N153.3V

表2-10-2 扩展口CON2引脚分配

扩展口CON3

80Pin的连接器CON3用来扩展FPGA的BANK15和BANK16的普通IO，另外还有4个JTAG的信号也通过CON3连接器连接到底板上。BANK15和BANK16的电压标准都是可以通过一个LDO芯片来调整，默认安装的LDO是3.3V的，如果用户想输出其它标准的电平，可以更换合适的LDO来实现。CON3扩展口的管脚分配如表10.3所示：

CON3管脚信号
名称		FPGA
管脚号		电平标准CON3管脚信号
名称		FPGA
管脚号		电平标准
PIN1B15_IO0J163.3VPIN2B15_IO25M173.3V
PIN3B16_IO0F153.3VPIN4B16_IO25F213.3V
PIN5B15_L4_PG173.3VPIN6B16_L21_NA213.3V
PIN7B15_L4_NG183.3VPIN8B16_L21_PB213.3V
PIN9GND-地PIN10GND-地
PIN11B15_L2_PG153.3VPIN12B16_L23_PE213.3V
PIN13B15_L2_NG163.3VPIN14B16_L23_ND213.3V
PIN15B15_L12_PJ193.3VPIN16B16_L22_PE223.3V
PIN17B15_L12_NH193.3VPIN18B16_L22_ND223.3V
PIN19GND-地PIN20GND-地
PIN21B15_L11_PJ203.3VPIN22B16_L24_PG213.3V
PIN23B15_L11_NJ213.3VPIN24B16_L24_NG223.3V
PIN25B15_L1_NG133.3VPIN26B15_L8_NG203.3V
PIN27B15_L1_PH133.3VPIN28B15_L8_PH203.3V
PIN29GND-地PIN30GND-地
PIN31B15_L5_PJ153.3VPIN32B15_L7_NH223.3V
PIN33B15_L5_NH153.3VPIN34B15_L7_PJ223.3V
PIN35B15_L3_NH143.3VPIN36B15_L9_PK213.3V
PIN37B15_L3_PJ143.3VPIN38B15_L9_NK223.3V
PIN39GND-地PIN40GND-地
PIN41B15_L19_PK133.3VPIN42B15_L15_NM223.3V
PIN43B15_L19_NK143.3VPIN44B15_L15_PN223.3V
PIN45B15_L20_PM133.3VPIN46B15_L6_NH183.3V
PIN47B15_L20_NL133.3VPIN48B15_L6_PH173.3V
PIN49GND-地PIN50GND-地
PIN51B15_L14_PL193.3VPIN52B15_L13_NK193.3V
PIN53B15_L14_NL203.3VPIN54B15_L13_PK183.3V
PIN55B15_L21_PK173.3VPIN56B15_L10_PM213.3V
PIN57B15_L21_NJ173.3VPIN58B15_L10_NL213.3V
PIN59GND-地PIN60GND-地
PIN61B15_L23_PL163.3VPIN62B15_L18_PN203.3V
PIN63B15_L23_NK163.3VPIN64B15_L18_NM203.3V
PIN65B15_L22_PL143.3VPIN66B15_L17_NN193.3V
PIN67B15_L22_NL153.3VPIN68B15_L17_PN183.3V
PIN69GND-地PIN70GND-地
PIN71B15_L24_PM153.3VPIN72B15_L16_PM183.3V
PIN73B15_L24_NM163.3VPIN74B15_L16_NL183.3V
PIN75NC-PIN76NC-
PIN77FPGA_TCKV123.3VPIN78FPGA_TDIR133.3V
PIN79FPGA_TDOU133.3VPIN80FPGA_TMST133.3V

表2-10-3 扩展口CON3引脚分配

扩展口CON4

80Pin的连接器CON4用来扩展FPGA的BANK16的普通IO和GTP的高速数据和时钟信号。BANK16的IO口的电压标准可以通过一个LDO芯片来调整，默认安装的LDO是3.3V的，如果用户想输出其它标准的电平，可以更换合适的LDO来实现。GTP的高速数据和时钟信号在核心板上严格差分走线，数据线等长及保持一定的间隔，防止信号干扰。CON4扩展口的管脚分配如表10.4所示：

CON4管脚信号
名称		FPGA
管脚号		电平标准CON4管脚信号
名称		FPGA
管脚号		电平标准
PIN1NC空脚NC空脚NC
PIN3NC空脚NC空脚NC
PIN5NC空脚NC空脚NC
PIN7NC空脚NC空脚NC
PIN9GND-地PIN10GND-地
PIN11NC空脚PIN12MGT_TX2_PB6差分
PIN13NC空脚PIN14MGT_TX2_NA6差分
PIN15GND-地PIN16GND-地
PIN17MGT_TX3_PD7差分PIN18MGT_RX2_PB10差分
PIN19MGT_TX3_NC7差分PIN20MGT_RX2_NA10差分
PIN21GND-地PIN22GND-地
PIN23MGT_RX3_PD9差分PIN24MGT_TX0_PB4差分
PIN25MGT_RX3_NC9差分PIN26MGT_TX0_NA4差分
PIN27GND-地PIN28GND-地
PIN29MGT_TX1_PD5差分PIN30MGT_RX0_PB8差分
PIN31MGT_TX1_NC5差分PIN32MGT_RX0_NA8差分
PIN33GND-地PIN34GND-地
PIN35MGT_RX1_PD11差分PIN36MGT_CLK1_PF10差分
PIN37MGT_RX1_NC11差分PIN38MGT_CLK1_NE10差分
PIN39GND-地PIN40GND-地
PIN41B16_L5_PE163.3VPIN42B16_L2_PF163.3V
PIN43B16_L5_ND163.3VPIN44B16_L2_NE173.3V
PIN45B16_L7_PB153.3VPIN46B16_L3_PC143.3V
PIN47B16_L7_NB163.3VPIN48B16_L3_NC153.3V
PIN49GND-地PIN50GND-地
PIN51B16_L9_PA153.3VPIN52B16_L10_PA133.3V
PIN53B16_L9_NA163.3VPIN54B16_L10_NA143.3V
PIN55B16_L11_PB173.3VPIN56B16_L12_PD173.3V
PIN57B16_L11_NB183.3VPIN58B16_L12_NC173.3V
PIN59GND-地PIN60GND-地
PIN61B16_L13_PC183.3VPIN62B16_L14_PE193.3V
PIN63B16_L13_NC193.3VPIN64B16_L14_ND193.3V
PIN65B16_L15_PF183.3VPIN66B16_L16_PB203.3V
PIN67B16_L15_NE183.3VPIN68B16_L16_NA203.3V
PIN69GND-地PIN70GND-地
PIN71B16_L17_PA183.3VPIN72B16_L18_PF193.3V
PIN73B16_L17_NA193.3VPIN74B16_L18_NF203.3V
PIN75B16_L19_PD203.3VPIN76B16_L20_PC223.3V
PIN77B16_L19_NC203.3VPIN78B16_L20_NB223.3V
PIN79NC-PIN80NC-

表2-10-4 扩展口CON4引脚分配

电源 ​

AC7200核心板供电电压为DC5V，单独使用时通过J3接口供电，连接底板时通过底板供电，请注意不要J3和底板同时供电，以免造成损坏。板上的电源设计示意图如下图11-1所示:

图片展示了一个电源设计示意图，其中包含多个电源芯片和电压输出。图中显示了+5V输入电源通过四路DC/DC电源芯片（TLV62130RG）转换成+3.3V、+1.5V、+1.8V和+1.0V四路电源，每路输出电流高达3A。此外，还有一路LDO SPX3819M5-3-3产生VCCIO电源，主要用于对FPGA的BANK15和BANK16进行供电。该示意图详细说明了电源设计的各个组成部分及其功能，为开发板的电源设计提供了直观的参考。

图11-1原理图中电源接口部分

开发板通过+5V供电, 通过四路DC/DC电源芯片转化成+3.3V，+1.5V，+1.8V，+1.0V四路电源，每路输出电流可高达3A。通过一路LDO SPX3819M5-3-3产生VCCIO电源，VCCIO最要是对FPGA的BANK15，BANK16进行供电，通过更换其它的LDO芯片，使得BANK15，16的IO适应不同的电压标准。1.5V通过TI的TPS51200生成DDR3需要的VTT和VREF电压。1.8V通过TI的TPS74801芯片产生GTP收发器的电源MGTAVTT和MGTAVCC。各个电源分配的功能如下表所示：

电源功能
+3.3VFPGA Bank0,Bank13，Bank14的VCCIO, QSIP FLASH, Clock晶振
+1.8VFPGA辅助电压, TPS74801供电
+1.0VFPGA的核心电压
+1.5VDDR3, FPGA Bank34和Bank35
VREF, VTTDDR3
VCCIOFPGA Bank15, Bank16
MGTAVTTFPGA GTP收发器Bank216
MGTAVCCFPGA GTP收发器Bank216

表2-11-1 电源接口功能

因为Artix-7 FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照 芯片的电源要求设计，上电依次为1.0V->1.8V->（1.5 V、3.3V、VCCIO）和1.0V-> MGTAVCC -> MGTAVTT的电路设计，保证芯片的正常工作。

结构图 ​

图片内容：该图展示了AX7203B开发板的正面图，图中标注了开发板的尺寸，包括宽度55.0 mm、高度49.6 mm和一个直径为3 mm的孔。开发板上分布着多个电子元件和接口，其中最显眼的是位于中心的矩形区域，可能为FPGA核心部分。此外，图中还标有“图2-12-1正面图（Top View）”的说明。 图片作用：这张图片是AX7203B开发板用户手册中关于FPGA核心板结构图的一部分，具体展示了开发板的正面布局和尺寸，帮助读者更好地理解开发板的整体结构和关键组件位置。

图2-12-1 正面图（Top View）

图片内容：这是一张AX7203B开发板的正面图，图中标注了开发板的尺寸，包括宽度55.0 mm、高度49.6 mm和直径3 mm的圆孔。开发板上布满了各种电子元件，包括芯片、电阻、电容和连接器等。 图片作用：这张图位于文档的“结构图”部分，具体为“图2-12-1正面图”，用于展示AX7203B开发板的外观和尺寸，帮助读者了解开发板的基本结构和布局。

图2-12-2 背面图（Top View）

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • 一路PCIe x4高速数据传输接口
  • 二路10/100M/1000M以太网RJ-45接口
  • 一路HDMI视频输入接口
  • 一路HDMI视频输出接口
  • 一路USB Uart通信接口
  • SD卡接口
  • XADC接口
  • EEPROM
  • 二路40针扩展口
  • JTAG调试口
  • 2个独立按键
  • 4个用户LED灯

千兆以太网接口 ​

AX7203B开发板上通过2片景略半导体的工业级以太网GPHY芯片（JL2121-N040I）为用户提供网络通信服务。JL2121芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟FPGA的MAC层进行数据通信。JL2121D支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

JL2121上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-2-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
RXD3_ADR0
RXC_ADR1
RXCTL_ADR2		MDIO/MDC 模式的PHY地址PHY Address 为 001
RXD1_TXDLYTX时钟2ns延时延时
RXD0_RXDLYRX时钟2ns延时延时
             表3-2-1 PHY芯片默认配置值

当网络连接到千兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图3-2-1为FPGA与2片以太网PHY芯片连接示意图:

图片展示了FPGA与两片以太网PHY芯片JL2121的连接示意图。FPGA通过RGMII总线与两片JL2121通信，传输时钟为125MHz，数据在时钟的上升沿和下降沿采样。每片JL2121通过MDIO/MDC模式的PHY地址001进行配置。该图在文档中用于说明FPGA与以太网PHY芯片的连接方式和数据传输机制，帮助读者理解FPGA与以太网接口的配置和通信原理。

图3-2-1 FPGA与PHY芯片连接示意图

以太网PHY1的FPGA引脚分配如下：

信号名称FPGA引脚号备注
E1_GTXCE18RGMII 发送时钟
E1_TXD0C20发送数据bit０
E1_TXD1D20发送数据bit1
E1_TXD2A19发送数据bit2
E1_TXD3A18发送数据bit3
E1_TXENF18发送使能信号
E1_RXCB17RGMII接收时钟
E1_RXD0A16接收数据Bit0
E1_RXD1B18接收数据Bit1
E1_RXD2C18接收数据Bit2
E1_RXD3C19接收数据Bit3
E1_RXDVA15接收数据有效信号
E1_MDCB16MDIO管理时钟
E1_MDIOB15MDIO管理数据
E1_RESETD16PHY芯片复位

表3-2-2 第一路以太网引脚分配

以太网PHY2的FPGA引脚分配如下：

信号名称FPGA引脚号备注
E2_GTXCA14RGMII 发送时钟
E2_TXD0E17发送数据bit０
E2_TXD1C14发送数据bit1
E2_TXD2C15发送数据bit2
E2_TXD3A13发送数据bit3
E2_TXEND17发送使能信号
E2_RXCE19RGMII接收时钟
E2_RXD0A20接收数据Bit0
E2_RXD1B20接收数据Bit1
E2_RXD2D19接收数据Bit2
E2_RXD3C17接收数据Bit3
E2_RXDVF19接收数据有效信号
E2_MDCF20MDIO管理时钟
E2_MDIOC22MDIO管理数据
E2_RESETB22PHY芯片复位

表3-2-3 第二路以太网引脚分配

PCIe x4接口 ​

AX7203B扩展板上提供一个工业级高速数据传输PCIe x4接口，PCIE卡的外形尺寸符合标准PCIe卡电气规范要求，可直接在普通PC的x4 PCIe插槽上使用。

PCIe接口的收发信号直接跟FPGA的GTP收发器相连接，四通道的TX信号和RX信号都是以差分信号方式连接到FPGA，单通道通信速率可高达5G bit带宽。PCIe的参考时钟由PC的PCIe插槽提供给开发板，参考时钟频率为100Mhz。

开发板的PCIe接口的设计示意图如下图3-3-1所示,其中TX发送信号和参考时钟CLK信号用AC耦合模式连接。

图片展示了PCIe x4接口的FPGA引脚分配示意图。图中，GTP收发器与ARTIX-7 FPGA相连，通过差分信号方式连接到PCIe卡槽。TX发送信号和参考时钟CLK信号用AC耦合模式连接。此图在文档中用于说明PCIe x4接口的设计示意图，帮助读者理解PCIe接口与FPGA之间的信号连接方式。

图3-3-1 PCIe x4设计示意图

PCIe x4接口FPGA引脚分配如下：

网络名称FPGA引脚备注
PCIE_RX0_PD11PCIE通道0数据接收 Positive
PCIE_RX0_NC11PCIE通道0数据接收Negative
PCIE_RX1_PB8PCIE通道1数据接收 Positive
PCIE_RX1_NA8PCIE通道1数据接收Negative
PCIE_RX2_PB10PCIE通道2数据接收 Positive
PCIE_RX2_NA10PCIE通道2数据接收Negative
PCIE_RX3_PD9PCIE通道3数据接收 Positive
PCIE_RX3_NC9PCIE通道3数据接收Negative
PCIE_TX0_PD5PCIE通道0数据发送 Positive
PCIE_TX0_NC5PCIE通道0数据发送Negative
PCIE_TX1_PB4PCIE通道1数据发送 Positive
PCIE_TX1_NA4PCIE通道1数据发送Negative
PCIE_TX2_PB6PCIE通道2数据发送 Positive
PCIE_TX2_NA6PCIE通道2数据发送Negative
PCIE_TX3_PD7PCIE通道3数据发送 Positive
PCIE_TX3_NC7PCIE通道3数据发送Negative
PCIE_CLK_PF10PCIE的参考时钟 Positive
PCIE_PERSTJ20PCIE 复位信号

表3-3-1 PCIe x4引脚分配

HDMI输出接口 ​

HDMI输出接口的实现，是选用Silion Image公司的SIL9134 HDMI（DVI）编码芯片，最高支持1080P@60Hz输出，支持3D输出。

其中，SIL9134的IIC配置接口也与FPGA的IO相连，通过FPGA的编程来对SIL9134进行初始化和控制操作，HDMI输出接口的硬件连接如图3-4-1所示。

图片展示了HDMI输出接口的原理图，其中FPGA Artix-7通过IIC配置接口与SiL9134 HDMI编码芯片相连，通过FPGA的编程对SiL9134进行初始化和控制操作。FPGA的引脚分配包括CLK、DE、HS、VS、D23:16、D15:8、D7:0、HDMI_SCL、HDMI_SDA和nRESET#，而SiL9134的引脚分配则包括CLK、DE、HS、VS、D35:28、D23:16、D11:4、CSCL、CSDA和RESET#。该原理图说明了HDMI输出接口的硬件连接方式，与上下文中的描述一致。

图3-4-1 HDMI输出接口原理图

FPGA引脚分配：

引脚名称FPGA引脚
9134_nRESETJ19
9134_CLKM13
9134_HST15
9134_VST14
9134_DEV13
9134_D[0]V14
9134_D[1]H14
9134_D[2]J14
9134_D[3]K13
9134_D[4]K14
9134_D[5]L13
9134_D[6]L19
9134_D[7]L20
9134_D[8]K17
9134_D[9]J17
9134_D[10]L16
9134_D[11]K16
9134_D[12]L14
9134_D[13]L15
9134_D[14]M15
9134_D[15]M16
9134_D[16]L18
9134_D[17]M18
9134_D[18]N18
9134_D[19]N19
9134_D[20]M20
9134_D[21]N20
9134_D[22]L21
9134_D[23]M21

表3-4-1 HDMI输出引脚分配

HDMI输入接口 ​

我们采用了Silion Image公司的SIL9013 HDMI解码芯片，最高支持1080P@60Hz输入，支持不同格式的数据输出。；

其中，SIL9013的IIC配置接口也与FPGA的IO相连，通过FPGA的编程来对SIL9013进行初始化和控制操作，HDMI输入接口的硬件连接如图3-5-1所示。

图片展示了FPGA Artix-7与SIL9013 HDMI解码芯片之间的硬件连接关系。FPGA的多个引脚分别连接到SIL9013的时钟、数据、复位等信号，而SIL9013的IIC配置接口也与FPGA的IO相连。图片在上下文中起到解释HDMI输入接口硬件连接的作用，帮助读者理解FPGA与SIL9013之间的信号传输关系。

图3-5-1 HDMI 输入原理图

FPGA引脚分配：

引脚名称FPGA引脚
9013_nRESETH19
9013_CLKK21
9013_HSK19
9013_VSK18
9013_DEH17
9013_D[0]H18
9013_D[1]N22
9013_D[2]M22
9013_D[3]K22
9013_D[4]J22
9013_D[5]H22
9013_D[6]H20
9013_D[7]G20
9013_D[8]G22
9013_D[9]G21
9013_D[10]D22
9013_D[11]E22
9013_D[12]D21
9013_D[13]E21
9013_D[14]B21
9013_D[15]A21
9013_D[16]F21
9013_D[17]M17
9013_D[18]J16
9013_D[19]F15
9013_D[20]G17
9013_D[21]G18
9013_D[22]G15
9013_D[23]G16

表3-5-1 HDMI 输入引脚分配

SD卡槽 ​

SD卡(Secure Digital Memory Card)是一种基于半导体闪存工艺的存储卡，1999年由日本松下主导概念，参与者东芝和美国SanDisk公司进行实质研发而完成。2000年这几家公司发起成立了SD协会(Secure Digital Association简称SDA)，阵容强大，吸引了大量厂商参加。其中包括IBM，Microsoft，Motorola，NEC、Samsung等。在这些领导厂商的推动下，SD卡已成为目前消费数码设备中应用最广泛的一种存储卡。

SD卡是现在非常常用的存储设备，我们扩展出来的SD卡，支持SPI模式和SD模式，使用的SD卡为MicroSD卡。原理图如下图3-6-1所示。

图片展示了一个FPGA Artix-7与SD卡的连接原理图。FPGA Artix-7通过多个引脚与SD卡进行通信，包括SD_CLK、SD_CMD、SD_CD_N、SD_DAT0至SD_DAT3。SD卡的引脚通过箭头指向FPGA Artix-7的相应引脚，表明它们之间的连接关系。此图在文档中用于说明SD卡槽的引脚分配和连接方式，帮助读者理解SD卡与FPGA之间的电气连接。

图3-6-1 SD卡槽原理图

SD卡槽引脚分配

SD模式
引脚名称FPGA引脚
SD_CLKAB12
SD_CMDAB11
SD_CD_NF14
SD_DAT0AA13
SD_DAT1AB13
SD_DAT2Y13
SD_DAT3AA14

表3-6-1 SD卡引脚分配

USB转串口 ​

AX7203B开发板包含了Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行串口数据通信 。

USB Uart电路设计的示意图如下图所示:

图片内容：该图展示了USB转串口电路设计的示意图，其中FPGA通过UART1_TXD和UART1_RXD分别连接到CP2102芯片的RXD和TXD引脚，CP2102芯片通过Micro USB接口与外部设备连接。图片在上下文中的作用：该图是USB转串口电路设计的示意图，用于说明USB转串口信号的传输路径和连接方式，帮助读者理解USB转串口的实际电路设计。

图3-7-1 USB转串口示意图

下图为USB转串口的实物图

同时对串口信号设置了2个PCB上丝印为TX和RX的LED指示灯(LED3和LED4)， TX和RX LED灯会指示串口是否有数据发出或者是否有数据接受，如下图所示，

图片展示了USB转串口电路设计的示意图，其中包含两个LED指示灯（LED3和LED4），分别标记为TX和RX，用于指示串口数据的发送和接收状态。电路中还连接了两个电阻（R126和R127），用于信号的阻抗匹配。该图在文档中用于说明USB转串口的电路设计，并与后续的实物图和信号指示灯的描述相呼应，帮助读者理解USB转串口的实际工作原理。

3-7-3 USB转串口信号指示灯

UART转串口的FPGA引脚分配：

引脚名称FPGA引脚
UART1_RXDP20
UART1_TXDN15

表3-7-1 USB转串口引脚分配

EEPROM 24LC04 ​

AX7203B开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），由2个256byte的block组成,通过IIC总线进行通信。板载EEPROM就是为了学习IIC总线的通信方式。EEPROM的I2C信号连接的FPGA端的BANK14 IO口上。下图3-8-1为EEPROM的设计示意图

图片内容：该图展示了EEPROM 24C04与FPGA之间的连接原理图。FPGA通过引脚F13连接到EEPROM的I2C_SCL（SCL）引脚，通过引脚E14连接到EEPROM的I2C_SDA（SDA）引脚。此外，FPGA还通过引脚E14连接到EEPROM的A2引脚，而EEPROM的A1和A0引脚则连接到地线。图片在上下文中起到解释EEPROM与FPGA连接关系的作用，帮助读者理解EEPROM在系统中的具体应用和工作原理。

图3-8-1 EEPROM原理图部分

下图为EEPROM实物图

EEPROM引脚分配：

引脚名称FPGA引脚
EEPROM_I2C_SCLF13
EEPROM_I2C_SDAE14

表3-8-1 EEPROM引脚分配

扩展口 ​

扩展板预留2个2.54mm标准间距的40针的扩展口J11和J13，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。切勿IO直接跟5V设备直接连接，以免烧坏FPGA。如果要接5V设备，需要接电平转换芯片。

在扩展口和FPGA连接之间串联了33欧姆的排阻，用于保护FPGA以免外界电压或电流过高造成损坏，扩展口(J11)的电路如下图3-9-1所示

图片展示了J11扩展口的原理图，包含40个信号引脚，其中5V电源1路，3.3V电源2路，地3路，IO口34路。引脚1至37为IO口，38和39为电源和地。该图在上下文中用于说明扩展口J11的电路连接方式，帮助用户理解如何正确连接外部设备以避免损坏FPGA。

图3-9-1 扩展口J11原理图

J11扩展口FPGA的引脚分配

引脚编号FPGA引脚引脚编号FPGA引脚
1GND2+5V
3P164R17
5R166P15
7N178P17
9U1610T16
11U1712U18
13P1914R19
15V1816V19
17U2018V20
19AA920AB10
21AA1022AA11
23W1024V10
25Y1226Y11
27W1228W11
29AA1530AB15
31Y1632AA16
33AB1634AB17
35W1436Y14
37GND38GND
39+3.3V40+3.3V

表3-9-1 扩展口引脚分配

扩展口(J13)的电路如下图3-9-3所示

图片展示了一个J13扩展口的电路原理图，其中引脚编号从1到40，每个引脚都标注了对应的FPGA引脚名称。引脚1和37连接到GND，引脚2和38连接到+5.0V，引脚39和40连接到+3.3V。该图详细标注了每个引脚的功能，如EX IO2 1N到EX IO2 17P等，清晰地展示了J13扩展口的引脚分配情况。此图在文档中用于说明扩展口J13的电路原理，帮助读者理解FPGA引脚的具体连接和功能。

图3-9-3 扩展口J13原理图

J13扩展口FPGA的引脚分配

引脚编号FPGA引脚引脚编号FPGA引脚
1GND2+5V
3W164W15
5V176W17
7U158V15
9AB2110AB22
11AA2112AA20
13AB2014AA19
15AA1816AB18
17T2018Y17
19W2220W21
21T2122U21
23Y2124Y22
25W2026W19
27Y1928Y18
29V2230U22
31T1832R18
33R1434P14
35N1336N14
37GND38GND
39+3.3V40+3.3V

表3-9-2 扩展口引脚分配

JTAG接口 ​

开发板预留了一个JTAG接口，用于下载FPGA程序或者固化程序到FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免FPGA的损坏。

图片内容：该图展示了JTAG接口的原理图，包括FPGA的TCK、TDO、TMS和TDI信号线，以及保护二极管BAT54S。每个信号线都连接到一个蓝色的矩形框内，框内标注了信号名称和对应的引脚编号。此外，每个信号线还连接到一个红色的3.3V电源。 图片作用：这张图在文档中用于解释JTAG接口的信号连接和保护措施。它帮助读者理解在JTAG信号上添加保护二极管的原因，以及如何正确连接和使用JTAG接口，以避免对FPGA芯片造成损坏。

图3-10-1 JTAG接口原理图

JTAG线插拔的时候注意不要热插拔。

XADC接口（默认不安装） ​

AX7203B扩展板上扩展XADC的连接器接口，连接器使用的是2x8 2.54mm间距的双排针。XADC接口扩展了3对ADC差分输入接口，连接到FPGA的12-Bit 1Msps的模数转换器。其中一对差分接口连接到FPGA的专用差分模拟输入通道VP/VN, 另外2对差分连接到辅助模拟输入通道（模拟通道0和模拟通道9）。下图3-11-1为3路差分XADC输入设计的抗混叠滤波器。

图片展示了XADC连接器的引脚分配电路图，包括XADC_VP、XADC_VN、XADC_AD0R、XADC_AD0K、XADC_AD9R和XADC_AD9K等引脚，每个引脚都标注了对应的FPGA引脚、输入幅度和描述。这些引脚通过电阻R148至R155和电容C81至C84连接，用于XADC接口的信号处理。该电路图在文档中用于说明XADC接口的连接原理，帮助读者理解XADC接口的引脚分配和信号处理过程。

图3-11-1 抗混叠滤波电路

XADC接口的连接原理图如3-11-2下图所示：

图片展示了一个XADC连接器的引脚分配图，其中J18连接器的引脚1至16分别连接到XADC VP_C、XADC VN_C、XADC AD9P_C、XADC AD0P_C等信号。该图详细标注了每个引脚的信号名称和功能，例如引脚1和2连接到VP_0和VN_0，输入幅度为峰峰值1V，用于FPGA专用XADC输入通道。此图在文档中用于说明XADC接口的引脚分配，帮助读者理解XADC连接器的具体连接方式。

图3-11-2 XADC连接器

XADC接口的引脚分配

XADC接口FPGA引脚输入幅度描述
1，2VP_0 : L10
VN_0 : M9		峰峰值1VFPGA专用XADC输入通道
5，6AD9P : J15
AD9N : H15		峰峰值1VFPGA辅助XADC输入通道9（可作为普通IO使用）。
9，10AD0P : H13
AD0N : G13		峰峰值1VFPGA辅助XADC输入通道0（可作为普通IO使用）

表3-11-1 XADC参数

按键 ​

扩展板上含有2个用户按键KEY1~KEY2，两个按键都连接到FPGA的普通的IO上，按键低电平有效，当按键按下，FPGA的IO输入电压为低，当没有按键按下是，FPGA的IO输入电压为高。按键部分电路如下图3-12-1所示

图片内容：该图展示了FPGA与按键KEY1和KEY2的连接电路。FPGA通过引脚J21连接到KEY1，通过引脚E13连接到KEY2。电路中还包括一个3.3V的电源和一个电阻。图片在上下文中的作用：该图是按键硬件设计示意图，用于说明按键FPGA引脚的连接方式，帮助读者理解按键与FPGA之间的电气连接关系。

图3-12-1 按键硬件设计示意图

按键FPGA引脚分配：

引脚名称FPGA引脚
KEY1J21
KEY2E13

表3-12-1 按键引脚分配

LED灯 ​

扩展板上有7个红色LED灯，其中1个是电源指示灯(PWR)，2个是USB Uart的数据接收和发送指示灯，4个是用户LED灯（LED1~LED4）。当开发板供电后，电源指示灯会亮起。用户LED1~LED4连接到FPGA的普通IO，当连接用户LED灯的IO电压配置为低电平时，用户LED灯点亮，当连接IO电压为配置为高电平时，用户LED会被熄灭。

LED灯硬件连接的示意图如图3-13-1所示

图片内容：该图展示了FPGA与LED灯的硬件连接示意图。FPGA通过引脚B13、C13、D14和D15分别连接LED1、LED2、LED3和LED4。每个LED灯通过电阻与3.3V电源相连。图中还标注了FPGA的引脚名称和LED灯的编号。 图片作用：此图在文档中用于说明LED灯硬件设计示意图，帮助读者理解FPGA与LED灯之间的连接关系，以及LED灯的引脚分配情况。

图3-13-1 LED灯硬件设计示意图

按键FPGA引脚分配：

引脚名称FPGA引脚
LED1B13
LED2C13
LED3D14
LED4D15

表3-13-1 LED灯引脚分配

供电电源 ​

开发板的电源输入电压为DC12V，请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。开发板也支持从PCIe接口取电，同时支持从ATX机箱电源（12V）直接取电。

扩展板上通过4路DC/DC电源芯片ETA1471把+12V电压转化成+5V, +3.3V,+1.8V三路电源。另外扩展板上的+5V电源通过板间连接器给核心板供电，扩展上的电源设计如下图3-14-1所示:

图片内容：该图展示了扩展板电源原理图，其中包含三个ETA1471电源芯片，分别将12V电源转换为5V、3.3V和1.8V三种电压输出。每个芯片的输出电流均为3A。图中还标注了电源输入和输出的具体电压值和电流值。 图片作用：此图在文档中用于说明扩展板上通过4路DC/DC电源芯片ETA1471将+12V电压转化成+5V、+3.3V和+1.8V三路电源的过程，以及这些电源如何通过板间连接器给核心板供电。

图3-14-1 扩展板电源原理图

由飞书知识库自动同步生成 · Alinx

Copyright © Alinx