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黑金ARTIX-7系列的高端FPGA开发平台（型号：AX7A200B）正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款ARTIX-7 FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。在底板设计上我们设计了丰富的外围接口，比如一路PCIex2接口，两路光纤模块接口，一路HDMI输出接口，一路HDMI输入接口，一路千兆以太网接口，Uart接口，SD卡接口等等。满足用户各种PCIe高速数据传输，视频图像处理和工业控制的要求，是一款"全能级“的FPGA开发平台。为高速视频传输，网络、光纤和PCIe通信及数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事FPGA开发的学生、工程师等群体。

图0-1-1 AX7A200B开发板

一、 开发板简介

在这里，对这款AX7A200B FPGA 开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由FPGA + 2 个DDR3 + QSPI FLASH 构成，承担FPGA 高速数据处理和存储的功能，加上FPGA 和两片DDR3 之间的高速数据读写，数据位宽为32 位， 整个系统的带宽高达25Gb/s（800M*32bit)；另外两片DDR3 容量高达8Gbit，满足数据处理过程中对高缓冲区的需求。我们选用的FPGA 为AMD 公司ARTIX-7 系列的XC7A200T 芯片。我们选用的FPGA 是BGA 484 封装。XC7A200T 和DDR3 之间通信的时钟频率达到400Mhz，数据速率为800Mhz，充分满足了高速多路数据处理的需求。另外XC7A200T FPGA 带有4 路GTP 高速收发器，每路速度高达6.6Gb/s，非常适合用于光纤通信和PCIe 数据通信。

底板为核心板扩展了丰富的外围接口，其中包含一个PCIex2 接口、两路光纤模块接口，一路HDMI 输出接口，一路HDMI 输入接口，一路千兆以太网接口,一路Uart 接口，一路SD 卡接口、2 路40 针的扩展口和一些按键，LED 和EEPROM 电路。

下图为整个开发系统的结构示意图：

图1-1-1 AX7A200B开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能实现的功能。

• Artix-7 FPGA核心板

由XC7A200T+8Gb DDR3+128Mb QSPI FLASH组成，另外有两个高精度Sitime公司的LVDS差分晶振，一个是200MHz，另一个是125MHz，为FPGA系统和GTP模块提供稳定的时钟输入。

• 一路PCIe x2接口

支持PCI Express 2.0标准，提供PCIe x2高速数据传输接口，单通道通信速率可高达5GBaud。

• 两路SFP高速光纤接口

ARTIX-7 FPGA的GTP收发器的2路高速收发器连接到2个光模块的发送和接收，实现2路高速的光纤通信接口。每路的光纤数据通信接收和发送的速度高达6.6Gb/s。

• 一路10/100M/1000M以太网RJ-45接口

千兆以太网接口芯片采用景略半导体的JL2121工业级GPHY芯片。JL2121芯片支持10/100/1000 Mbps网络传输速率; 全双工和自适应。

• 一路HDMI输出

我们选用了Silion Image公司的SIL9134 HDMI编码芯片，最高支持1080P@60Hz输出，支持3D输出。

• 一路HDMI输入

我们选用了 Silion Image公司的SIL9011/SIL9013 HDMI解码芯片，最高支持1080P@60Hz输入，支持不同格式的数据输出。

• 一路USB Uart接口

一路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

• Micro SD卡座

一路Micro SD卡座，支持SD模式和SPI模式。

• EEPROM

板载一片IIC接口的EEPROM 24LC04;

• 二路40针扩展口

预留2个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

• JTAG口

10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试;

• 按键

4个用户按键，1个复位按键；

• LED灯

5个用户发光二级管LED（1个在核心板，4个在扩展板）；

二、FPGA 核心板

简介

AC7A200(核心板型号，下同)核心板，是基于AMD公司的ARTIX-7系列200T的XC7A200T-2FBG484I这款芯片开发的高性能核心板，具有高速，高带宽，高容量等特点，适合高速数据通信，视频图像处理，高速数据采集等方面使用。

这款核心板使用了2片MICRON公司的MT41J256M16HA-125这款DDR3芯片，每片DDR的容量为4Gbit；2片DDR芯片组合成32bit的数据总线宽度，FPGA和DDR3之间的读写数据带宽高达25Gb；这样的配置，可以满足高带宽的数据处理的需求。

这款核心板扩展出180个3.3V电平标准普通IO口，15个1.5V电平标准的普通IO口，还有4对GTP高速RX/TX差分信号。对于需要大量IO的用户，此核心板将是不错的选择。而且，FPGA芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为60*60（mm），对于二次开发来说非常适合。

图2-1-1 AC7A200核心板正面图

图2-1-2 AC7A200核心板背面图

FPGA

前面已经介绍过了，我们所使用的FPGA型号为XC7A200T-2FBG484I，属于AMD公司Artix-7系列的产品，速度等级为2，温度等级为工业级。此型号为FBG484封装，484个引脚。AMD ARTIX-7 FPGA的芯片命名规则如下：

图2-2-1 芯片命名规则定义

其中FPGA芯片XC7A200T的主要参数如下所示：

名称	具体参数
逻辑单元Logic Cells	215360
查找表(Slices)	33650
触发器(CLB flip-flops)	269200
Block RAM（kb）大小	13140
DSP处理单元（DSP Slices）	740
PCIe Gen2	1
模数转换/XADC	1个12bit, 1Mbps AD
GTP Transceiver	4个，6.6Gb/s max
速度等级	-2
温度等级	工业级

表2-2-1 芯片参数

FPGA供电系统

Artix-7 FPGA电源有VCCINT, VCCBRAM, VCCAUX, VCCO, VMGTAVCC和VMGTAVTT。VCCINT为FPGA内核供电引脚，需接1.0V；VCCBRAM,为FPGA Block RAM的供电引脚；接1.0V；VCCAUX为FPGA辅助供电引脚, 接1.8V；VCCO为FPGA的各个BANK的电压，包含BANK0,BANK13\~16, BANK34\~35，在AC7A200核心板上，BANK34，BANK35因为需要连接DDR3，BANK的电压连接的是1.5V，其它BANK的电压都是3.3V，其中BANK15和BANK16的VCCO是由LDO供电，可以通过更换LDO芯片更改BANK的电平。VMGTAVCC为FPGA内部GTP收发器的供电电压，接1.0V，VMGTAVTT为GTP收发器的端接电压，接1.2V。

Artix-7 FPGA系统要求上电顺序分别为先VCCINT供电，再是VCCBRAM, 然后是VCCAUX，最后为VCCO。如果VCCINT和VCCBRAM的电压一样，可以同时上电。断电的顺序则相反。GTP收发器的上电顺序为VCCINT, 再是VMGTAVCC, 然后是VMGTAVTT。如果VCCINT和VMGTAVCC的电压一样，可以同时上电。断电顺序刚好和上电顺序相反。

有源差分晶振

AC7A200核心板上配有两个Sitime公司的有源差分晶振，一个是200MHz，型号为SiT9102-200.00MHz，用于FPGA的系统主时钟和用于产生DDR3控制时钟；另一个为125MHz，型号为SiT9102-125MHz，用于GTP收发器的参考时钟输入。

1). 200Mhz差分时钟

图3.1中的G1即为我们上述提到的给开发板提供的系统时钟源200M有源差分晶振电路。晶振输出连接到FPGA的BANK34全局时钟管脚MRCC(R4和T4)，这个200Mhz的差分时钟可以用来驱动FPGA内的用户逻辑电路，用户可以通过配置FPGA内部的PLLs和DCMs来产生不同频率的时钟。

图2-3-1 200M有源差分晶振

时钟引脚分配：

引脚名称	FPGA引脚
SYS_CLK_P	R4
SYS_CLK_N	T4

表2-3-1 200M有源差分晶振引脚分配

2). 125Mhz差分时钟

图2-3-3中的G2即为125M有源差分晶振电路，此时钟是给FPGA内部的GTP模块提供的参考输入时钟。晶振输出连接到FPGA GTP的BANK216时钟管脚MGTREFCLK0P (F6)和MGTREFCLK0N(E6)。

图2-3-3 125Mhz有源差分晶振

时钟引脚分配：

引脚名称	FPGA引脚
MGT_CLK0_P	F6
MGT_CLK0_N	E6

表2-3-2 125Mhz有源差分晶振引脚分配

DDR3

AC7A200核心板上配有两个Micron(美光）的4Gbit（512MB）的DDR3芯片(共计8Gbit),型号为MT41J256M16HA-125（兼容MT41K256M16HA-125）。DDR的总线宽度共为32bit。DDR3 SDRAM的最高运行时钟速度可达400MHz(数据速率800Mbps)。该DDR3存储系统直接连接到了FPGA的BANK 34和BANK35的存储器接口上。DDR3 SDRAM的具体配置如下表2-4-1所示。

位号	芯片类型	容量	厂家
U5,U6	MT41J256M16HA-125	256M x 16bit	micron

表2-4-1 DDR3 SDRAM配置

DDR3的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，　保证DDR3的高速稳定的工作。

DDR3 DRAM的硬件连接示意图如图2-4-所示:

图2-4-1 DDR3 DRAM原理图示意图

DDR3 DRAM引脚分配：

信号名称	FPGA引脚名	FPGA管脚号
DDR3_DQS0_P	IO_L3P_T0_DQS_AD5P_35	E1
DDR3_DQS0_N	IO_L3N_T0_DQS_AD5N_35	D1
DDR3_DQS1_P	IO_L9P_T1_DQS_AD7P_35	K2
DDR3_DQS1_N	IO_L9N_T1_DQS_AD7N_35	J2
DDR3_DQS2_P	IO_L15P_T2_DQS_35	M1
DDR3_DQS2_N	IO_L15N_T2_DQS_35	L1
DDR3_DQS3_P	IO_L21P_T3_DQS_35	P5
DDR3_DQS3_N	IO_L21N_T3_DQS_35	P4
DDR3_DQ[0]	IO_L2P_T0_AD12P_35	C2
DDR3_DQ [1]	IO_L5P_T0_AD13P_35	G1
DDR3_DQ [2]	IO_L1N_T0_AD4N_35	A1
DDR3_DQ [3]	IO_L6P_T0_35	F3
DDR3_DQ [4]	IO_L2N_T0_AD12N_35	B2
DDR3_DQ [5]	IO_L5N_T0_AD13N_35	F1
DDR3_DQ [6]	IO_L1P_T0_AD4P_35	B1
DDR3_DQ [7]	IO_L4P_T0_35	E2
DDR3_DQ [8]	IO_L11P_T1_SRCC_35	H3
DDR3_DQ [9]	IO_L11N_T1_SRCC_35	G3
DDR3_DQ [10]	IO_L8P_T1_AD14P_35	H2
DDR3_DQ [11]	IO_L10N_T1_AD15N_35	H5
DDR3_DQ [12]	IO_L7N_T1_AD6N_35	J1
DDR3_DQ [13]	IO_L10P_T1_AD15P_35	J5
DDR3_DQ [14]	IO_L7P_T1_AD6P_35	K1
DDR3_DQ [15]	IO_L12P_T1_MRCC_35	H4
DDR3_DQ [16]	IO_L18N_T2_35	L4
DDR3_DQ [17]	IO_L16P_T2_35	M3
DDR3_DQ [18]	IO_L14P_T2_SRCC_35	L3
DDR3_DQ [19]	IO_L17N_T2_35	J6
DDR3_DQ [20]	IO_L14N_T2_SRCC_35	K3
DDR3_DQ [21]	IO_L17P_T2_35	K6
DDR3_DQ [22]	IO_L13N_T2_MRCC_35	J4
DDR3_DQ [23]	IO_L18P_T2_35	L5
DDR3_DQ [24]	IO_L20N_T3_35	P1
DDR3_DQ [25]	IO_L19P_T3_35	N4
DDR3_DQ [26]	IO_L20P_T3_35	R1
DDR3_DQ [27]	IO_L22N_T3_35	N2
DDR3_DQ [28]	IO_L23P_T3_35	M6
DDR3_DQ [29]	IO_L24N_T3_35	N5
DDR3_DQ [30]	IO_L24P_T3_35	P6
DDR3_DQ [31]	IO_L22P_T3_35	P2
DDR3_DM0	IO_L4N_T0_35	D2
DDR3_DM1	IO_L8N_T1_AD14N_35	G2
DDR3_DM2	IO_L16N_T2_35	M2
DDR3_DM3	IO_L23N_T3_35	M5
DDR3_A[0]	IO_L11N_T1_SRCC_34	AA4
DDR3_A[1]	IO_L8N_T1_34	AB2
DDR3_A[2]	IO_L10P_T1_34	AA5
DDR3_A[3]	IO_L10N_T1_34	AB5
DDR3_A[4]	IO_L7N_T1_34	AB1
DDR3_A[5]	IO_L6P_T0_34	U3
DDR3_A[6]	IO_L5P_T0_34	W1
DDR3_A[7]	IO_L1P_T0_34	T1
DDR3_A[8]	IO_L2N_T0_34	V2
DDR3_A[9]	IO_L2P_T0_34	U2
DDR3_A[10]	IO_L5N_T0_34	Y1
DDR3_A[11]	IO_L4P_T0_34	W2
DDR3_A[12]	IO_L4N_T0_34	Y2
DDR3_A[13]	IO_L1N_T0_34	U1
DDR3_A[14]	IO_L6N_T0_VREF_34	V3
DDR3_BA[0]	IO_L9N_T1_DQS_34	AA3
DDR3_BA[1]	IO_L9P_T1_DQS_34	Y3
DDR3_BA[2]	IO_L11P_T1_SRCC_34	Y4
DDR3_S0	IO_L8P_T1_34	AB3
DDR3_RAS	IO_L12P_T1_MRCC_34	V4
DDR3_CAS	IO_L12N_T1_MRCC_34	W4
DDR3_WE	IO_L7P_T1_34	AA1
DDR3_ODT	IO_L14N_T2_SRCC_34	U5
DDR3_RESET	IO_L15P_T2_DQS_34	W6
DDR3_CLK_P	IO_L3P_T0_DQS_34	R3
DDR3_CLK_N	IO_L3N_T0_DQS_34	R2
DDR3_CKE	IO_L14P_T2_SRCC_34	T5

表2-4-2 DDR3 SDRAM引脚分配

QSPI Flash

核心板上使用了一片128Mbit大小的QSPI FLASH芯片，型号为N25Q128，它使用3.3V CMOS电压标准。由于它的非易失特性，在使用中， QSPI FLASH可以作为FPGA系统的启动镜像。这些镜像主要包括FPGA的bit文件、 软核的应用程序代码以及其它的用户数据文件。

SPI FLASH的具体型号和相关参数见下表

位号	芯片类型	容量	厂家
U8	N25Q128	128M Bit	Numonyx

表2-5-1 QSPI Flash的型号和参数

QSPI FLASH连接到FPGA芯片的BANK0和BANK14的专用管脚上，其中时钟管脚连接到BANK0的CCLK0上，其它数据和片选信号分别连接到BANK14的D00~D03和FCS管脚上。图2-5-1为QSPI Flash在硬件连接示意图。

图2-5-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称	FPGA引脚名	FPGA管脚号
QSPI_CLK	CCLK_0	L12
QSPI_CS	IO_L6P_T0_FCS_B_14	T19
QSPI_DQ0	IO_L1P_T0_D00_MOSI_14	P22
QSPI_DQ1	IO_L1N_T0_D01_DIN_14	R22
QSPI_DQ2	IO_L2P_T0_D02_14	P21
QSPI_DQ3	IO_L2N_T0_D03_14	R21

表2-5-2 QSPI Flash引脚分配

LED灯

AC7A200核心板上有3个红色LED灯，其中1个是电源指示灯(PWR)，1个是配置LED灯(DONE)，另外一个是用户LED灯（LED1）。当核心板供电后，电源指示灯会亮起；当FPGA 配置程序后，配置LED灯会亮起。用户LED灯用户连接到BANK34的IO上，可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为高时，用户LED灯点亮，当连接IO电压为低时，用户LED会被熄灭。LED灯硬件连接的示意图如图2-6-1所示：

图2-6-1 核心板LED灯硬件连接示意图

用户LED灯的引脚分配

信号名称	FPGA引脚名	FPGA管脚号	备注
LED1	IO_L15N_T2_DQS_34	W5	用户LED灯

表2-6-1 LED灯引脚分配

JTAG接口

在AC7A200核心板上我们也预留了JTAG的测试座J1，用来核心板单独JTAG下载和调试，图2-8-1就是JTAG口的原理图部分，其中涉及到TMS,TDI,TDO,TCK,GND,+3.3V这六个信号。

图2-8-1 核心板原理图中JTAG接口部分

核心板上JTAG接口J1采用6针的2.54mm间距的单排测试孔，用户如果需要在核心板上用JTAG连接调试的话，需要焊接6针的单排排针。

电源接口

为了能使核心板单独工作，我们为核心板预留了2Pin的电源接口J2，用户如果想单独调试核心板的功能（不用底板的情况），外部需要提供+5V给核心板进行供电，。

图2-9-1电源接口电路

扩展接口

核心板的背面一共扩展出4个高速扩展口，使用4个80Pin的板间连接器和底板连接，连接器使用松下的

扩展口CON1

80Pin的连接器CON1用来连接底板的VCCIN电源(+5V),地和FPGA的普通IO，这里需要注意，CON1的有15个管脚是连接到BANK34的IO口，因为BANK34连接是连接到DDR3的，所以这个BANK34的所有IO的电压标准都是1.5V的。CON1扩展口的管脚分配如表2-9-1所示：

CON1管脚	信号 名称	FPGA 管脚号	电平标准	CON1管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	VCCIN	-	+5V	PIN2	VCCIN	-	+5V
PIN3	VCCIN	-	+5V	PIN4	VCCIN	-	+5V
PIN5	VCCIN	-	+5V	PIN6	VCCIN	-	+5V
PIN7	VCCIN	-	+5V	PIN8	VCCIN	-	+5V
PIN9	GND	-	地	PIN10	GND	-	地
PIN11	NC	-	空脚	PIN12	NC	-	空脚
PIN13	NC	-	空脚	PIN14	NC	-	空脚
PIN15	NC	-	空脚	PIN16	B13_L4_P	AA15	3.3V
PIN17	NC	-	空脚	PIN18	B13_L4_N	AB15	3.3V
PIN19	GND	-	地	PIN20	GND	-	地
PIN21	B13_L5_P	Y13	3.3V	PIN22	B13_L1_P	Y16	3.3V
PIN23	B13_L5_N	AA14	3.3V	PIN24	B13_L1_N	AA16	3.3V
PIN25	B13_L7_P	AB11	3.3V	PIN26	B13_L2_P	AB16	3.3V
PIN27	B13_L7_N	AB12	3.3V	PIN28	B13_L2_N	AB17	3.3V
PIN29	GND	-	地	PIN30	GND	-	地
PIN31	B13_L3_P	AA13	3.3V	PIN32	B13_L6_P	W14	3.3V
PIN33	B13_L3_N	AB13	3.3V	PIN34	B13_L6_N	Y14	3.3V
PIN35	B34_L23_P	Y8	1.5V	PIN36	B34_L20_P	AB7	1.5V
PIN37	B34_L23_N	Y7	1.5V	PIN38	B34_L20_N	AB6	1.5V
PIN39	GND	-	地	PIN40	GND	-	地
PIN41	B34_L18_N	AA6	1.5V	PIN42	B34_L21_N	V8	1.5V
PIN43	B34_L18_P	Y6	1.5V	PIN44	B34_L21_P	V9	1.5V
PIN45	B34_L19_P	V7	1.5V	PIN46	B34_L22_P	AA8	1.5V
PIN47	B34_L19_N	W7	1.5V	PIN48	B34_L22_N	AB8	1.5V
PIN49	GND	-	地	PIN50	GND	-	地
PIN51	XADC_VN	M9	模拟	PIN52	NC
PIN53	XADC_VP	L10	模拟	PIN54	B34_L25	U7	1.5V
PIN55	NC	-	空脚	PIN56	B34_L24_P	W9	1.5V
PIN57	NC	-	空脚	PIN58	B34_L24_N	Y9	1.5V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	B16_L1_N	F14	3.3V	PIN62	NC	-	空脚
PIN63	B16_L1_P	F13	3.3V	PIN64	NC	-	空脚
PIN65	B16_L4_N	E14	3.3V	PIN66	NC	-	空脚
PIN67	B16_L4_P	E13	3.3V	PIN68	NC	-	空脚
PIN69	GND	-	地	PIN70	GND	-	地
PIN71	B16_L6_N	D15	3.3V	PIN72	NC	-	空脚
PIN73	B16_L6_P	D14	3.3V	PIN74	NC	-	空脚
PIN75	B16_L8_P	C13	3.3V	PIN76	NC	-	空脚
PIN77	B16_L8_N	B13	3.3V	PIN78	NC	-	空脚
PIN79	NC	-	空脚	PIN80	NC	-	空脚

表2-9-1 扩展口CON1引脚分配

扩展口CON2

80Pin的连接器CON2用来扩展FPGA的BANK13和BANK14的普通IO，这两个BANK的电压标准都是3.3V的。CON2扩展口的管脚分配如表2-9-2所示：

CON2管脚	信号 名称	FPGA 管脚号	电平标准	CON2管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	B13_L16_P	W15	3.3V	PIN2	B14_L16_P	V17	3.3V
PIN3	B13_L16_N	W16	3.3V	PIN4	B14_L16_N	W17	3.3V
PIN5	B13_L15_P	T14	3.3V	PIN6	B13_L14_P	U15	3.3V
PIN7	B13_L15_N	T15	3.3V	PIN8	B13_L14_N	V15	3.3V
PIN9	GND	-	地	PIN10	GND	-	地
PIN11	B13_L13_P	V13	3.3V	PIN12	B14_L10_P	AB21	3.3V
PIN13	B13_L13_N	V14	3.3V	PIN14	B14_L10_N	AB22	3.3V
PIN15	B13_L12_P	W11	3.3V	PIN16	B14_L8_N	AA21	3.3V
PIN17	B13_L12_N	W12	3.3V	PIN18	B14_L8_P	AA20	3.3V
PIN19	GND	-	地	PIN20	GND	-	地
PIN21	B13_L11_P	Y11	3.3V	PIN22	B14_L15_N	AB20	3.3V
PIN23	B13_L11_N	Y12	3.3V	PIN24	B14_L15_P	AA19	3.3V
PIN25	B13_L10_P	V10	3.3V	PIN26	B14_L17_P	AA18	3.3V
PIN27	B13_L10_N	W10	3.3V	PIN28	B14_L17_N	AB18	3.3V
PIN29	GND	-	地	PIN30	GND	-	地
PIN31	B13_L9_N	AA11	3.3V	PIN32	B14_L6_N	T20	3.3V
PIN33	B13_L9_P	AA10	3.3V	PIN34	B13_IO0	Y17	3.3V
PIN35	B13_L8_N	AB10	3.3V	PIN36	B14_L7_N	W22	3.3V
PIN37	B13_L8_P	AA9	3.3V	PIN38	B14_L7_P	W21	3.3V
PIN39	GND	-	地	PIN40	GND	-	地
PIN41	B14_L11_N	V20	3.3V	PIN42	B14_L4_P	T21	3.3V
PIN43	B14_L11_P	U20	3.3V	PIN44	B14_L4_N	U21	3.3V
PIN45	B14_L14_N	V19	3.3V	PIN46	B14_L9_P	Y21	3.3V
PIN47	B14_L14_P	V18	3.3V	PIN48	B14_L9_N	Y22	3.3V
PIN49	GND	-	地	PIN50	GND	-	地
PIN51	B14_L5_N	R19	3.3V	PIN52	B14_L12_N	W20	3.3V
PIN53	B14_L5_P	P19	3.3V	PIN54	B14_L12_P	W19	3.3V
PIN55	B14_L18_N	U18	3.3V	PIN56	B14_L13_N	Y19	3.3V
PIN57	B14_L18_P	U17	3.3V	PIN58	B14_L13_P	Y18	3.3V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	B13_L17_P	T16	3.3V	PIN62	B14_L3_N	V22	3.3V
PIN63	B13_L17_N	U16	3.3V	PIN64	B14_L3_P	U22	3.3V
PIN65	B14_L21_N	P17	3.3V	PIN66	B14_L20_N	T18	3.3V
PIN67	B14_L21_P	N17	3.3V	PIN68	B14_L20_P	R18	3.3V
PIN69	GND	-	地	PIN70	GND	-	地
PIN71	B14_L22_P	P15	3.3V	PIN72	B14_L19_N	R14	3.3V
PIN73	B14_L22_N	R16	3.3V	PIN74	B14_L19_P	P14	3.3V
PIN75	B14_L24_N	R17	3.3V	PIN76	B14_L23_P	N13	3.3V
PIN77	B14_L24_P	P16	3.3V	PIN78	B14_L23_N	N14	3.3V
PIN79	B14_IO0	P20	3.3V	PIN80	B14_IO25	N15	3.3V

表2-9-2 扩展口CON2引脚分配

扩展口CON3

80Pin的连接器CON3用来扩展FPGA的BANK15和BANK16的普通IO，另外还有4个JTAG的信号也通过CON3连接器连接到底板上。BANK15和BANK16的电压标准都是可以通过一个LDO芯片来调整，默认安装的LDO是3.3V的，如果用户想输出其它标准的电平，可以更换合适的LDO来实现。CON3扩展口的管脚分配如表2-9-3所示：

CON3管脚	信号 名称	FPGA 管脚号	电平标准	CON3管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	B15_IO0	J16	3.3V	PIN2	B15_IO25	M17	3.3V
PIN3	B16_IO0	F15	3.3V	PIN4	B16_IO25	F21	3.3V
PIN5	B15_L4_P	G17	3.3V	PIN6	B16_L21_N	A21	3.3V
PIN7	B15_L4_N	G18	3.3V	PIN8	B16_L21_P	B21	3.3V
PIN9	GND	-	地	PIN10	GND	-	地
PIN11	B15_L2_P	G15	3.3V	PIN12	B16_L23_P	E21	3.3V
PIN13	B15_L2_N	G16	3.3V	PIN14	B16_L23_N	D21	3.3V
PIN15	B15_L12_P	J19	3.3V	PIN16	B16_L22_P	E22	3.3V
PIN17	B15_L12_N	H19	3.3V	PIN18	B16_L22_N	D22	3.3V
PIN19	GND	-	地	PIN20	GND	-	地
PIN21	B15_L11_P	J20	3.3V	PIN22	B16_L24_P	G21	3.3V
PIN23	B15_L11_N	J21	3.3V	PIN24	B16_L24_N	G22	3.3V
PIN25	B15_L1_N	G13	3.3V	PIN26	B15_L8_N	G20	3.3V
PIN27	B15_L1_P	H13	3.3V	PIN28	B15_L8_P	H20	3.3V
PIN29	GND	-	地	PIN30	GND	-	地
PIN31	B15_L5_P	J15	3.3V	PIN32	B15_L7_N	H22	3.3V
PIN33	B15_L5_N	H15	3.3V	PIN34	B15_L7_P	J22	3.3V
PIN35	B15_L3_N	H14	3.3V	PIN36	B15_L9_P	K21	3.3V
PIN37	B15_L3_P	J14	3.3V	PIN38	B15_L9_N	K22	3.3V
PIN39	GND	-	地	PIN40	GND	-	地
PIN41	B15_L19_P	K13	3.3V	PIN42	B15_L15_N	M22	3.3V
PIN43	B15_L19_N	K14	3.3V	PIN44	B15_L15_P	N22	3.3V
PIN45	B15_L20_P	M13	3.3V	PIN46	B15_L6_N	H18	3.3V
PIN47	B15_L20_N	L13	3.3V	PIN48	B15_L6_P	H17	3.3V
PIN49	GND	-	地	PIN50	GND	-	地
PIN51	B15_L14_P	L19	3.3V	PIN52	B15_L13_N	K19	3.3V
PIN53	B15_L14_N	L20	3.3V	PIN54	B15_L13_P	K18	3.3V
PIN55	B15_L21_P	K17	3.3V	PIN56	B15_L10_P	M21	3.3V
PIN57	B15_L21_N	J17	3.3V	PIN58	B15_L10_N	L21	3.3V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	B15_L23_P	L16	3.3V	PIN62	B15_L18_P	N20	3.3V
PIN63	B15_L23_N	K16	3.3V	PIN64	B15_L18_N	M20	3.3V
PIN65	B15_L22_P	L14	3.3V	PIN66	B15_L17_N	N19	3.3V
PIN67	B15_L22_N	L15	3.3V	PIN68	B15_L17_P	N18	3.3V
PIN69	GND	-	地	PIN70	GND	-	地
PIN71	B15_L24_P	M15	3.3V	PIN72	B15_L16_P	M18	3.3V
PIN73	B15_L24_N	M16	3.3V	PIN74	B15_L16_N	L18	3.3V
PIN75	NC	-		PIN76	NC	-
PIN77	FPGA_TCK	V12	3.3V	PIN78	FPGA_TDI	R13	3.3V
PIN79	FPGA_TDO	U13	3.3V	PIN80	FPGA_TMS	T13	3.3V

表2-9-3 扩展口CON3引脚分配

扩展口CON4

80Pin的连接器CON4用来扩展FPGA的BANK16的普通IO和GTP的高速数据和时钟信号。BANK16的IO口的电压标准可以通过一个LDO芯片来调整，默认安装的LDO是3.3V的，如果用户想输出其它标准的电平，可以更换合适的LDO来实现。GTP的高速数据和时钟信号在核心板上严格差分走线，数据线等长及保持一定的间隔，防止信号干扰。CON4扩展口的管脚分配如表2-9-4所示：

CON4管脚	信号 名称	FPGA 管脚号	电平标准	CON4管脚	信号 名称	FPGA 管脚号	电平标准
PIN1	NC		空脚	NC		空脚	NC
PIN3	NC		空脚	NC		空脚	NC
PIN5	NC		空脚	NC		空脚	NC
PIN7	NC		空脚	NC		空脚	NC
PIN9	GND	-	地	PIN10	GND	-	地
PIN11	NC		空脚	PIN12	MGT_TX2_P	B6	差分
PIN13	NC		空脚	PIN14	MGT_TX2_N	A6	差分
PIN15	GND	-	地	PIN16	GND	-	地
PIN17	MGT_TX3_P	D7	差分	PIN18	MGT_RX2_P	B10	差分
PIN19	MGT_TX3_N	C7	差分	PIN20	MGT_RX2_N	A10	差分
PIN21	GND	-	地	PIN22	GND	-	地
PIN23	MGT_RX3_P	D9	差分	PIN24	MGT_TX0_P	B4	差分
PIN25	MGT_RX3_N	C9	差分	PIN26	MGT_TX0_N	A4	差分
PIN27	GND	-	地	PIN28	GND	-	地
PIN29	MGT_TX1_P	D5	差分	PIN30	MGT_RX0_P	B8	差分
PIN31	MGT_TX1_N	C5	差分	PIN32	MGT_RX0_N	A8	差分
PIN33	GND	-	地	PIN34	GND	-	地
PIN35	MGT_RX1_P	D11	差分	PIN36	MGT_CLK1_P	F10	差分
PIN37	MGT_RX1_N	C11	差分	PIN38	MGT_CLK1_N	E10	差分
PIN39	GND	-	地	PIN40	GND	-	地
PIN41	B16_L5_P	E16	3.3V	PIN42	B16_L2_P	F16	3.3V
PIN43	B16_L5_N	D16	3.3V	PIN44	B16_L2_N	E17	3.3V
PIN45	B16_L7_P	B15	3.3V	PIN46	B16_L3_P	C14	3.3V
PIN47	B16_L7_N	B16	3.3V	PIN48	B16_L3_N	C15	3.3V
PIN49	GND	-	地	PIN50	GND	-	地
PIN51	B16_L9_P	A15	3.3V	PIN52	B16_L10_P	A13	3.3V
PIN53	B16_L9_N	A16	3.3V	PIN54	B16_L10_N	A14	3.3V
PIN55	B16_L11_P	B17	3.3V	PIN56	B16_L12_P	D17	3.3V
PIN57	B16_L11_N	B18	3.3V	PIN58	B16_L12_N	C17	3.3V
PIN59	GND	-	地	PIN60	GND	-	地
PIN61	B16_L13_P	C18	3.3V	PIN62	B16_L14_P	E19	3.3V
PIN63	B16_L13_N	C19	3.3V	PIN64	B16_L14_N	D19	3.3V
PIN65	B16_L15_P	F18	3.3V	PIN66	B16_L16_P	B20	3.3V
PIN67	B16_L15_N	E18	3.3V	PIN68	B16_L16_N	A20	3.3V
PIN69	GND	-	地	PIN70	GND	-	地
PIN71	B16_L17_P	A18	3.3V	PIN72	B16_L18_P	F19	3.3V
PIN73	B16_L17_N	A19	3.3V	PIN74	B16_L18_N	F20	3.3V
PIN75	B16_L19_P	D20	3.3V	PIN76	B16_L20_P	C22	3.3V
PIN77	B16_L19_N	C20	3.3V	PIN78	B16_L20_N	B22	3.3V
PIN79	NC	-		PIN80	NC	-

表2-9-4 扩展口CON4引脚分配

电源

AC7A200核心板供电电压为DC5V，单独使用时通过J2接口供电，连接底板时通过底板供电，请注意不要J2和底板同时供电，以免造成损坏。板上的电源设计示意图如下图2-10-1所示:

图2-10-1 原理图中电源接口部分

核心板通过+5V供电, 通过3路DC/DC电源芯片TLV62130RGT和TPS54620转化成+3.3V，+1.5V，+1.8V，+1.0V四路电源，其中+1.0V的电流可高达6A，其它3路输出电流可高达3A。另外通过一路LDO SPX3819M5-3-3产生VCCIO电源，VCCIO主要是对FPGA的BANK15，BANK16进行供电，用户可以通过更换其它的LDO芯片，使得BANK15，16的IO适应不同的电压标准。1.5V通过TI的TPS51200生成DDR3需要的VTT和VREF电压。1.8V通过TI的TPS74801芯片产生GTP收发器的电源MGTAVTT和MGTAVCC。各个电源分配的功能如下表所示：

电源	功能
+3.3V	FPGA Bank0,Bank13，Bank14的VCCIO, QSIP FLASH, Clock晶振
+1.8V	FPGA辅助电压, TPS74801供电
+1.0V	FPGA的核心电压
+1.5V	DDR3, FPGA Bank34和Bank35
VREF, VTT（+0.75V）	DDR3
VCCIO(+3.3V)	FPGA Bank15, Bank16
MGTAVTT(+1.2V)	FPGA GTP收发器Bank216
MGTAVCC(+1.0V)	FPGA GTP收发器Bank216

表2-10-1 电源接口功能

因为Artix-7 FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照 芯片的电源要求设计，上电依次为1.0V->1.8V->（1.5 V、3.3V、VCCIO）和1.0V-> MGTAVCC -> MGTAVTT的电路设计，保证芯片的正常工作。

AC7A200核心板的电源电路在板上的分别实物图所下图2-10-2所示。

图2-10-2 核心板电源部分实物图

结构图

图2-11-1 正面图（Top View）

图2-11-2 背面图（Top View）

三、扩展板

简介

通过前面的功能简介，我们可以了解到扩展板部分的功能

• 一路PCIe x2高速数据传输接口
• 二路SFP高速光纤接口
• 一路HDMI视频输出接口
• 一路HDMI视频输入接口
• 一路10/100M/1000M以太网RJ-45接口
• 一路USB Uart通信接口
• 一路SD卡接口
• 二路40针扩展口
• EEPROM
• JTAG调试接口
• 5个独立按键
• 4个用户LED灯

千兆以太网接口

AX7A200B 开发板上通过一片景略半导体的JL2121-N040I 以太网PHY 芯片为用户提供网络通信服务。以太网PHY 芯片是连接到ARTIX7 FPGA 的IO 接口上。JL2121-N040I芯片支持10/100/1000 Mbps 网络传输速率，通过RGMII 接口跟FPGA 进行数据通信。JL2121-N040I支持ＭDI/MDX 自适应，各种速度自适应，Master/Slave 自适应，支持MDIO 总线进行PHY 的寄存器管理。

JL2121上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-2-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚	说明	配置值
RXD3_ADR0 RXC_ADR1 RXCTL_ADR2	MDIO/MDC 模式的PHY地址	PHY Address 为 001
RXD1_TXDLY	TX时钟2ns延时	延时
RXD0_RXDLY	RX时钟2ns延时	延时

表3-2-1PHY芯片默认配置值

当网络连接到千兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，FPGA和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

---

图3-2-1 为FPGA 与以太网PHY 芯片连接示意图:

以太网PHY的FPGA引脚分配如下：

信号名称	FPGA引脚号	备注
ETH_TXCK	P15	RGMII 发送时钟
ETH_TXD0	N14	发送数据bit０
ETH_TXD1	P16	发送数据bit1
ETH_TXD2	R17	发送数据bit2
ETH_TXD3	R16	发送数据bit3
ETH_TXCTL	N17	发送使能信号
ETH_RXCK	V18	RGMII接收时钟
ETH_RXD0	P19	接收数据Bit0
ETH_RXD1	U18	接收数据Bit1
ETH_RXD2	U17	接收数据Bit2
ETH_RXD3	P17	接收数据Bit3
ETH_RXCTL	R19	接收数据有效信号
ETH_MDC	N13	MDIO管理时钟
ETH_MDIO	P14	MDIO管理数据
ETH_RESET	R14	PHY芯片复位

表3-2-2 以太网引脚分配

光纤接口

AX7A200B扩展板上有2路光纤接口，用户可以购买光模块(市场上1.25G，2.5G光模块）插入到这2个光纤接口中进行光纤数据通信。2路光纤接口分别跟FPGA的

GTP收发器的2路RX/TX相连接，TX信号和RX信号都是以差分信号方式通过隔直电容连接FPGA和光模块，每路TX发送和RX接收数据速率高达6.6Gb/s。GTP收发器的参考时钟由核心板上的125M差分晶振提供。

FPGA和光纤设计示意图如下图3-3-1所示:

图3-3-1光纤设计示意图

第1路光纤接口FPGA引脚分配如下：

网络名称	FPGA引脚	备注
SFP1_TX_P	B4	SFP光模块数据发送 Positive
SFP1_TX_N	A4	SFP光模块数据发送Negative
SFP1_RX_P	B8	SFP光模块数据接收 Positive
SFP1_RX_P	A8	SFP光模块数据接收Negative
SFP1_TX_DIS	J15	SFP光模块光发射禁止，高有效
SFP1_LOSS	H15	SFP光接收LOSS信号，高表示没有接收到光信号

表3-3-1 第一路光纤引脚分配

第2路光纤接口FPGA引脚分配如下：

网络名称	FPGA引脚	备注
SFP2_TX_P	D5	SFP光模块数据发送 Positive
SFP2_TX_N	C5	SFP光模块数据发送Negative
SFP2_RX_P	D11	SFP光模块数据接收 Positive
SFP2_RX_P	C11	SFP光模块数据接收Negative
SFP2_TX_DIS	H14	SFP光模块光发射禁止，高有效
SFP2_LOSS	J14	SFP光接收LOSS信号，高表示没有接收到光信号

表3-3-2 第二路光纤引脚分配

PCIe x4接口

AX7A200B扩展板上提供一个工业级高速数据传输PCIe x4接口，PCIE卡的外形尺寸符合标准PCIe卡电气规范要求，可直接在普通PC的x4 PCIe插槽上使用。

PCIe接口的收发信号直接跟FPGA的GTP收发器相连接，四通道的TX信号和RX信号都是以差分信号方式连接到FPGA，单通道通信速率可高达5G bit带宽。PCIe的参考时钟由PC的PCIe插槽提供给开发板，参考时钟频率为100Mhz。

开发板的PCIe接口的设计示意图如下图3-4-1所示,其中TX发送信号和参考时钟CLK信号用AC耦合模式连接。

图3-3-1 PCIe x2设计示意图

PCIe x2接口FPGA引脚分配如下：

网络名称	FPGA引脚	备注
PCIE_RX0_P	D9	PCIE 通道0 数据接收 Positive
PCIE_RX0_N	C9	PCIE 通道0 数据接收Negative
PCIE_RX1_P	B10	PCIE 通道1 数据接收 Positive
PCIE_RX1_N	A10	PCIE 通道1 数据接收Negative
PCIE_TX0_P	D7	PCIE 通道0 数据发送 Positive
PCIE_TX0_N	C7	PCIE 通道0 数据发送Negative
PCIE_TX1_P	B6	PCIE 通道1 数据发送 Positive
PCIE_TX1_N	A6	PCIE 通道1 数据发送Negative
PCIE_CLK_P	F10	PCIE 的参考时钟 Positive
PCIE_CLK_N	E10	PCIE 的参考时钟Negative
PCIE_PERST	L16	PCIE的复位信号

表3-4-1 PCIe x2引脚分配

HDMI输出接口

HDMI输出接口的实现，是选用Silion Image公司的SIL9134 HDMI（DVI）编码芯片，最高支持1080P@60Hz输出，支持3D输出。

其中，SIL9134的IIC配置接口也与FPGA的IO相连，通过FPGA的编程来对SIL9134进行初始化和控制操作，HDMI输出接口的硬件连接如图3-4-1所示。

图3-5-1 HDMI接口设计原理图

FPGA引脚分配：

引脚名称	FPGA引脚
9134_NRESET	Y17
9134_CLK	Y22
9134_HS	T18
9134_VS	R18
9134_DE	U22
9134_D0	V22
9134_D1	Y18
9134_D2	Y19
9134_D3	W19
9134_D4	W20
9134_D5	Y21
9134_D6	U21
9134_D7	T21
9134_D8	W21
9134_D9	W22
9134_D10	T20
9134_D11	AB18
9134_D12	AA18
9134_D13	AA19
9134_D14	AB20
9134_D15	AA20
9134_D16	AA21
9134_D17	AB22
9134_D18	AB21
9134_D19	W17
9134_D20	V17
9134_D21	V20
9134_D22	U20
9134_D23	V19
HDMI_SCL	H13
HDMI_SDA	G13

表3-5-1 HDMI输出接口引脚分配

HDMI输入接口

我们采用了Silion Image公司的SIL9013 HDMI解码芯片，最高支持1080P@60Hz输入，支持不同格式的数据输出。

其中，SIL9013的IIC配置接口也与FPGA的IO相连，通过FPGA的编程来对SIL9013进行初始化和控制操作，HDMI输入接口的硬件连接如图3-6-1所示。

图3-6-1 HDMI 输入原理图

FPGA引脚分配：

引脚名称	FPGA引脚
9013_NRESET	J21
9013_CLK	K18
9013_HS	N18
9013_VS	M18
9013_DE	N19
9013_D0	M20
9013_D1	N20
9013_D2	L21
9013_D3	M21
9013_D4	K19
9013_D5	H17
9013_D6	H18
9013_D7	N22
9013_D8	M22
9013_D9	K22
9013_D10	K21
9013_D11	J22
9013_D12	H22
9013_D13	H20
9013_D14	G20
9013_D15	M17
9013_D16	J16
9013_D17	G17
9013_D18	G18
9013_D19	G15
9013_D20	G16
9013_D21	J19
9013_D22	H19
9013_D23	J20
HDMI_SCL	H13
HDMI_SDA	G13

图3-6-1 HDMI 输入引脚分配

SD卡槽

SD卡(Secure Digital Memory Card)是一种基于半导体闪存工艺的存储卡，1999年由日本松下主导概念，参与者东芝和美国SanDisk公司进行实质研发而完成。2000年这几家公司发起成立了SD协会(Secure Digital Association简称SDA)，阵容强大，吸引了大量厂商参加。其中包括IBM，Microsoft，Motorola，NEC、Samsung等。在这些领导厂商的推动下，SD卡已成为目前消费数码设备中应用最广泛的一种存储卡。

SD卡是现在非常常用的存储设备，我们扩展出来的SD卡，支持SPI模式和SD模式，使用的SD卡为MicroSD卡。原理图如下图3-7-1所示。

图3-7-1 SD卡槽原理图

SD卡槽引脚分配

SD模式
引脚名称	FPGA引脚
SD_CLK	E13
SD_CMD	E14
SD_CD_N	C13
SD_DAT0	D15
SD_DAT1	D14
SD_DAT2	F14
SD_DAT3	F13

表3-7-1 SD卡槽引脚分配

USB转串口

AX7A200B开发板包含了Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行串口数据通信 。

USB Uart电路设计的示意图如下图所示:

图3-8-1 USB转串口示意图

同时对串口信号设置了2个PCB上丝印为TX和RX的LED指示灯(LED3和LED4)， TX和RX LED灯会指示串口是否有数据发出或者是否有数据接受，如下图所示，

3-8-3 USB转串口信号指示灯

UART转串口的FPGA引脚分配：

引脚名称	FPGA引脚
UART1_RXD	L14
UART1_TXD	L15

表3-8-1 USB转串口引脚分配

EEPROM 24LC04

AX7A200B开发板板载了一片EEPROM，型号为24LC04,容量为：4Kbit（2*256*8bit），由2个256byte的block组成,通过IIC总线进行通信。板载EEPROM就是为了学习IIC总线的通信方式。EEPROM的I2C信号连接的FPGA端的BANK15 IO口上。下图3-9-1为EEPROM的设计示意图

图3-8-1 EEPROM原理图部分

EEPROM引脚分配：

引脚名称	FPGA引脚
I2C_SCL	M15
I2C_SDA	M16

表3-9-1 EEPROM引脚分配

温度传感器

AX7A200B开发板上安装了一个高精度、低功耗、数字温度传感器芯片，型号为ON Semiconductor公司的LM75。LM75芯片的温度精度为0.5度,传感器和FPGA直接为I2C数字接口， FPGA通过I2C接口来读取当前开发板附近的温度。下图3-10-1为LM75传感器芯片的设计示意图

图3-10-1 LM75传感器原理图部分

LM75传感器引脚分配：

引脚名称	FPGA引脚
I2C_SCL	M15
I2C_SDA	M16

表3-10-1 LM75传感器引脚分配

扩展口

扩展板预留2个2.54mm标准间距的40针的扩展口J11和J13，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。切勿IO直接跟5V设备直接连接，以免烧坏FPGA。如果要接5V设备，需要接电平转换芯片。

在扩展口和FPGA连接之间串联了33欧姆的排阻，用于保护FPGA以免外界电压或电流过高造成损坏，扩展口(J11)的电路如下图3-11-1所示

图3-11-1扩展口J11原理图

J11扩展口FPGA的引脚分配

引脚编号	FPGA引脚	引脚编号	FPGA引脚
1	GND	2	+5V
3	G21	4	G22
5	C22	6	B22
7	F19	8	F20
9	D20	10	C20
11	A18	12	A19
13	B20	14	A20
15	F18	16	E18
17	E19	18	D19
19	C18	20	C19
21	B17	22	B18
23	D17	24	C17
25	A15	26	A16
27	B15	28	B16
29	A13	30	A14
31	E16	32	D16
33	C14	34	C15
35	F16	36	E17
37	GND	38	GND
39	+3.3V	40	+3.3V

表3-11-1 扩展口J11引脚分配

扩展口(J13)的电路如下图3-11-3所示

图3-11-3扩展口J13原理图

J13扩展口FPGA的引脚分配

引脚编号	FPGA引脚	引脚编号	FPGA引脚
1	GND	2	+5V
3	W16	4	W15
5	T15	6	T14
7	V15	8	U15
9	V14	10	V13
11	W12	12	W11
13	Y12	14	Y11
15	W10	16	V10
17	AA10	18	AA11
19	AA9	20	AB10
21	U16	22	T16
23	AA13	24	AB13
25	AB11	26	AB12
27	Y13	28	AA14
29	W14	30	Y14
31	Y16	32	AA16
33	AB16	34	AB17
35	AA15	36	AB15
37	GND	38	GND
39	+3.3V	40	+3.3V

表3-11-2 扩展口J13引脚分配

JTAG接口

开发板预留了一个JTAG接口，用于下载FPGA程序或者固化程序到FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免FPGA的损坏。

图3-12-1 JTAG接口原理图

下图为扩展板上JTAG接口实物图，JTAG线插拔的时候注意不要热插拔。

按键

扩展板上含有五个用户按键RESET，KEY1~KEY4，两个按键都连接到FPGA的普通的IO上，按键低电平有效，当按键按下，FPGA的IO输入电压为低，当没有按键按下是，FPGA的IO输入电压为高。按键部分电路如下图3-13-1所示

图3-13-1按键硬件设计示意图

按键FPGA引脚分配：

引脚名称	FPGA引脚
RESET	F15
KEY1	L19
KEY2	L20
KEY3	K17
KEY4	J17

表3-14-1 按键引脚分配

LED灯

扩展板上有7个红色LED灯，其中1个是电源指示灯(PWR)，2个是USB Uart的数据接收和发送指示灯，4个是用户LED灯（LED1~LED4）。当开发板供电后，电源指示灯会亮起。用户LED1~LED4连接到FPGA的普通IO，当连接用户LED灯的IO电压配置为低电平时，用户LED灯点亮，当连接IO电压为配置为高电平时，用户LED会被熄灭。

LED灯硬件连接的示意图如图3-14-1所示

图3-14-1 LED灯硬件设计示意图

按键FPGA引脚分配：

引脚名称	FPGA引脚
LED1	L13
LED2	M13
LED3	K14
LED4	K13

表3-14-1 LED灯引脚分配

供电电源

开发板的电源输入电压为DC12V，请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。开发板也支持从PCIe接口取电，同时支持从ATX机箱电源（12V）直接取电。

扩展板上通过3 路DC/DC电源芯片把+12V 电压转化成+5V, +3.3V 和+1.8V。扩展上的电源设计如下图3-15-1 所示:

图3-15-1 扩展板电源原理图

(十六) 风扇接口（预留）

因为FPGA芯片正常工作时会产生热量，我们在板上预留了一个风扇接口（风扇默认不安装）。风扇的控制由FPGA芯片来控制，控制管脚连接到BANK16的IO上，如果IO电平输出为低，MOSFET管导通，风扇工作，如果IO电平输出为高，风扇停止。板上的风扇设计图如下图3-16-1所示:

图3-16-1 开发板原理图中风扇设计

风扇出厂前已经用螺丝固定在开发板上，风扇的电源连接到了J8的插座上，红色的为正极，黑色的为负极。

(十七) 结构尺寸图

图3-17-1 正面图（Top View）