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芯驿电子科技（上海）有限公司 基于AMD KINTEX-7开发平台的开发板（型号：AV7K300）2020款正式发布了正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款KINTEX-7 FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。核心板使用AMD的KINTEX-7芯片XC7K325的解决方案，含挂载了4片512MB的高速DDR3 SDRAM芯片和1片128Mb的QSPI FLASH芯片。

在底板设计上我们为用户扩展了丰富的外围接口，比如1个PCIex8 接口、4路光纤接口、2路SDI输出接口、2路SDI输入接口、1路UART串口接口、1路SD卡接口、2个40针扩展接口等等。满足用户各种高速数据交换，数据存储，视频传输处理以及工业控制的要求，是一款"专业级“的FPGA开发平台。为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事FPGA开发的学生、工程师等群体。

图0-1-1 AV7K300开发板

一、开发板

在这里，对这款KINTEX-7 AV7K300开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由XC7K325 + 4个DDR3 + QSPI FLASH的最小系统构成。采用AMD公司的KINTEX-7系列的芯片，型号为XC7K325TFFG900。在FPGA芯片的HP端口上连接了4片DDR3存储芯片，每片DDR3容量高达512M字节，组成64位的数据带宽。1个128Mb的QSPI FLASH用来静态存储FPGA芯片的配置文件或者其它用户数据。

底板为核心板扩展了丰富的外围接口，其中包含1个PCIex8接口、4路光纤接口、2路SDI输出接口、2路SDI输出接口、1路UART串口接口、1路SD卡接口、2个40针扩展接口和一些按键LED。

下图为整个开发系统的结构示意图：

图1-1-1 AV7K300开发板结构图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

• FPGA核心板

由XC7K325 + 4个DDR3 + QSPI FLASH的最小系统组成，另外有两个晶振提供时钟，一个单端200MHz晶振提供给FPGA逻辑的DDR控制参考时钟，另外一个差分125MHz晶振提供给GTX收发器参考时钟。

• PCIe x8接口

支持PCI Express 2.0标准，提供标准的PCIe x8高速数据传输接口，单通道通信速率可高达5GBaud。

• 4路SFP光纤接口

XC7K325的GTX收发器的4路高速收发器连接到4个光模块的发送和接收，实现4路高速的光纤通信接口。每路的光纤数据通信接收和发送的速度高达10Gb/s。

• SDI视频输出

2路SDI视频输出接口，我们选用了SEMTECH公司的GV8500 SDI驱动器芯片，支持不同格式的数据输出HDcctv 1.0, HD-SDI(ST 292), 3G_SDI(ST-424)和SD_SDI（ST259）。

• SDI视频输入

2路SDI视频输入接口，我们选用了SEMTECH公司的GV8601 SDI均衡器芯片，支持不同格式的数据输入HDcctv 1.0, HD-SDI(ST 292), 3G_SDI(ST-424)和SD_SDI（ST259）。输入接口自适应三种速率的视频接收。

• USB Uart接口

1路Uart转USB接口，用于和电脑通信，方便用户调试。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

• Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

• 40针扩展口

2个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

• JTAG调试口

1个10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试，用户可以通过AMD下载器对FPGA系统进行调试和下载。

• LED灯

7个发光二极管LED, 核心板上2个，底板上7个。核心板上1个电源指示灯；1个DONE配置指示灯。底板上有1个电源指示灯，4个用户指示灯和2个串口指示灯。

• 按键

底板上4个用户按键。

二、AC7K325B 核心板

简介

AC7K325B(核心板型号，下同)核心板，FPGA芯片是基于AMD公司的XC7K325系列的XC7K325TFFG900。核心板使用了4片Micron的512MB的DDR3芯片MT41J256M16HA-125,总的容量达2GB。另外核心板上也集成了1片128MBit大小的QSPI FLASH，用于启动存储配置和系统文件。

这款核心板的4个板对板连接器扩展出了276个IO，其中BANK17和BANK18的92个IO的电平可以通过更换核心板上的LDO芯片来修改，满足用户不用电平接口的要求；另外核心板也扩展出了16对高速收发器GTX接口。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，FPGA芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为80*60（mm），对于二次开发来说，非常适合。

图2-1-1 AC7K325B核心板正面图

FPGA芯片

核心板使用的是AMD公司的KINTEX-7 FPGA芯片，型号为XC7K325T-2FFG900I。速度等级为2，温度等级为工业级。此型号为FGG900封装，900个引脚，引脚间距为1.0mm。AMD KINTEX-7 FPGA的芯片命名规则如下图2-2-1所示：

图2-2-1 KINTEX-7 FPGA型号命名规则定义

图2-2-2为开发板所用的XC7K325T芯片实物图。

图2-2-2 KINTEX-7 FPGA芯片实物

其中FPGA芯片XC7K325T的主要参数如下所示：

名称	具体参数
逻辑单元Logic Cells	326,080
查找表(Slices)	50,950
触发器(CLB flip-flops)	407,600
Block RAM（kb）大小	16,020
DSP处理单元（DSP48 Slices）	840
PCIe Gen2	1
模数转换/XADC	1个12bit, 1Mbps AD
GTP Transceiver	16个，12.5Gb/s max
速度等级	-2
温度等级	工业级

表2-2-1 芯片参数

DDR3 DRAM

AC7K325B核心板上配有四片Micron(美光）的512MB的DDR3芯片,型号为MT41K256M16HA-125(兼容MT41J256M16HA-125)。4片DDR3 SDRAM组成64bit的总线宽度。因为4片DDR3芯片连接到FPGA的HP口，DDR3 SDRAM的最高运行速度可达800MHz(数据速率1600Mbps)，4片DDR3存储系统直接连接到了FPGA的BANK32, BANK33，BANK34的接口上。DDR3 SDRAM的具体配置如下表2-3-1所示。

位号	芯片型号	容量	厂家
U3,U4,U6,U7	MT41K256M16HA-125 或MT41J256M16HA-125	256M x 16bit	Micron

表2-3-1 DDR3 SDRAM配置

DDR3的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，　保证DDR3的高速稳定的工作。

FPGA和DDR3 DRAM的硬件连接方式如图2-3-1所示:

图2-3-1 DDR3 DRAM原理图部分

4片DDR3 DRAM引脚分配：

信号名称	FPGA引脚名	FPGA引脚号
DDR3_D0	IO_L13P_T2_MRCC_32	AD18
DDR3_D1	IO_L16N_T2_32	AB18
DDR3_D2	IO_L14P_T2_SRCC_32	AD17
DDR3_D3	IO_L17P_T2_32	AB19
DDR3_D4	IO_L14N_T2_SRCC_32	AD16
DDR3_D5	IO_L17N_T2_32	AC19
DDR3_D6	IO_L13N_T2_MRCC_32	AE18
DDR3_D7	IO_L18P_T2_32	AB17
DDR3_D8	IO_L8P_T1_32	AG19
DDR3_D9	IO_L7N_T1_32	AK19
DDR3_D10	IO_L10P_T1_32	AD19
DDR3_D11	IO_L7P_T1_32	AJ19
DDR3_D12	IO_L11P_T1_SRCC_32	AF18
DDR3_D13	IO_L8N_T1_32	AH19
DDR3_D14	IO_L10N_T1_32	AE19
DDR3_D15	IO_L11N_T1_SRCC_32	AG18
DDR3_D16	IO_L1N_T0_32	AK15
DDR3_D17	IO_L5N_T0_32	AJ17
DDR3_D18	IO_L2N_T0_32	AH15
DDR3_D19	IO_L4P_T0_32	AF15
DDR3_D20	IO_L4N_T0_32	AG14
DDR3_D21	IO_L5P_T0_32	AH17
DDR3_D22	IO_L2P_T0_32	AG15
DDR3_D23	IO_L1P_T0_32	AK16
DDR3_D24	IO_L19P_T3_32	AE15
DDR3_D25	IO_L24P_T3_32	Y16
DDR3_D26	IO_L22P_T3_32	AC14
DDR3_D27	IO_L20P_T3_32	AA15
DDR3_D28	IO_L23P_T3_32	AA17
DDR3_D29	IO_L22N_T3_32	AD14
DDR3_D30	IO_L23N_T3_32	AA16
DDR3_D31	IO_L20N_T3_32	AB15
DDR3_D32	IO_L22N_T3_34	AK6
DDR3_D33	IO_L23P_T3_34	AJ8
DDR3_D34	IO_L22P_T3_34	AJ6
DDR3_D35	IO_L19P_T3_34	AF8
DDR3_D36	IO_L24N_T3_34	AK4
DDR3_D37	IO_L23N_T3_34	AK8
DDR3_D38	IO_L24P_T3_34	AK5
DDR3_D39	IO_L20N_T3_34	AG7
DDR3_D40	IO_L10P_T1_34	AE4
DDR3_D41	IO_L8N_T1_34	AF1
DDR3_D42	IO_L11P_T1_SRCC_34	AE5
DDR3_D43	IO_L8P_T1_34	AE1
DDR3_D44	IO_L12P_T1_MRCC_34	AF6
DDR3_D45	IO_L10N_T1_34	AE3
DDR3_D46	IO_L11N_T1_SRCC_34	AF5
DDR3_D47	IO_L7N_T1_34	AF2
DDR3_D48	IO_L13P_T2_MRCC_34	AH4
DDR3_D49	IO_L16N_T2_34	AJ2
DDR3_D50	IO_L14N_T2_SRCC_34	AH5
DDR3_D51	IO_L13N_T2_MRCC_34	AJ4
DDR3_D52	IO_L16P_T2_34	AH2
DDR3_D53	IO_L17N_T2_34	AK1
DDR3_D54	IO_L14P_T2_SRCC_34	AH6
DDR3_D55	IO_L17P_T2_34	AJ1
DDR3_D56	IO_L2P_T0_34	AC2
DDR3_D57	IO_L4P_T0_34	AC5
DDR3_D58	IO_L1N_T0_34	AD3
DDR3_D59	IO_L6P_T0_34	AC7
DDR3_D60	IO_L5N_T0_34	AE6
DDR3_D61	IO_L5P_T0_34	AD6
DDR3_D62	IO_L2N_T0_34	AC1
DDR3_D63	IO_L4N_T0_34	AC4
DDR3_DM0	IO_L16P_T2_32	AA18
DDR3_DM1	IO_L12P_T1_MRCC_32	AF17
DDR3_DM2	IO_L6P_T0_32	AE16
DDR3_DM3	IO_L24N_T3_32	Y15
DDR3_DM4	IO_L20P_T3_34	AF7
DDR3_DM5	IO_L7P_T1_34	AF3
DDR3_DM6	IO_L18P_T2_34	AJ3
DDR3_DM7	IO_L1P_T0_34	AD4
DDR3_DQS0_P	IO_L15P_T2_DQS_32	Y19
DDR3_DQS0_N	IO_L15N_T2_DQS_32	Y18
DDR3_DQS1_P	IO_L9P_T1_DQS_32	AJ18
DDR3_DQS1_N	IO_L9N_T1_DQS_32	AK18
DDR3_DQS2_P	IO_L3P_T0_DQS_32	AH16
DDR3_DQS2_N	IO_L3N_T0_DQS_32	AJ16
DDR3_DQS3_P	IO_L21P_T3_DQS_32	AC16
DDR3_DQS3_N	IO_L21N_T3_DQS_32	AC15
DDR3_DQS4_P	IO_L21P_T3_DQS_34	AH7
DDR3_DQS4_N	IO_L21N_T3_DQS_34	AJ7
DDR3_DQS5_P	IO_L9P_T1_DQS_34	AG4
DDR3_DQS5_N	IO_L9N_T1_DQS_34	AG3
DDR3_DQS6_P	IO_L15P_T2_DQS_34	AG2
DDR3_DQS6_N	IO_L15N_T2_DQS_34	AH1
DDR3_DQS7_P	IO_L3P_T0_DQS_34	AD2
DDR3_DQS7_N	IO_L3N_T0_DQS_34	AD1
DDR3_A0	IO_L1P_T0_33	AA12
DDR3_A1	IO_L1N_T0_33	AB12
DDR3_A2	IO_L2P_T0_33	AA8
DDR3_A3	IO_L2N_T0_33	AB8
DDR3_A4	IO_L3P_T0_DQS_33	AB9
DDR3_A5	IO_L3N_T0_DQS_33	AC9
DDR3_A6	IO_L6N_T0_VREF_33	AB13
DDR3_A7	IO_L4N_T0_33	Y10
DDR3_A8	IO_L5P_T0_33	AA11
DDR3_A9	IO_L5N_T0_33	AA10
DDR3_A10	IO_L6P_T0_33	AA13
DDR3_A11	IO_L8P_T1_33	AD8
DDR3_A12	IO_L7P_T1_33	AB10
DDR3_A13	IO_L7N_T1_33	AC10
DDR3_A14	IO_L15P_T2_DQS_33	AJ9
DDR3_BA0	IO_L8N_T1_33	AE8
DDR3_BA1	IO_L9P_T1_DQS_33	AC12
DDR3_BA2	IO_L9N_T1_DQS_33	AC11
DDR3_WE	IO_L10P_T1_33	AD9
DDR3_RAS	IO_L10N_T1_33	AE9
DDR3_CAS	IO_L11P_T1_SRCC_33	AE11
DDR3_S0	IO_L11N_T1_SRCC_33	AF11
DDR3_CKE0	IO_L12P_T1_MRCC_33	AD12
DDR3_ODT	IO_L12N_T1_MRCC_33	AD11
DDR3_CLK0_P	IO_L13P_T2_MRCC_33	AG10
DDR3_CLK0_N	IO_L13N_T2_MRCC_33	AH10
DDR3_RESET	IO_L4P_T0_33	Y11

表2-3-2 DDR3 SDRAM引脚分配

QSPI Flash

 核心板配有一片128MBit大小的Quad-SPI FLASH芯片，型号为N25Q128A，它使用3.3V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以存储FPGA的配置Bin文件以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。

位号	芯片类型	容量	厂家
U14	N25Q128A	128Mbit	Numonyx

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到FPGA芯片的BANK0和BANK14的专用管脚上，其中时钟管脚连接到BANK0的CCLK0上，其它数据和片选信号分别连接到BANK14的D00~D03和FCS管脚上。图2-4-1为QSPI Flash和FPGA芯片的连接示意图。

图5-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称	FPGA引脚名	FPGA引脚号
FPGA_CCLK	CCLK_0	B10
FLASH_CE_B	IO_L6P_T0_FCS_B_14	U19
FLASH_D0	IO_L1P_T0_D00_MOSI_14	P24
FLASH_D1	IO_L1N_T0_D01_DIN_14	R25
FLASH_D2	IO_L2P_T0_D02_14	R20
FLASH_D3	IO_L2N_T0_D03_14	R21

表2-4-2 QSPI Flash引脚分配

时钟配置

核心板上为FPGA系统提供了200Mhz和125Mhz的差分有源时钟。分别为FPGA逻辑部分和高速收发器GTX部分提供差分时钟源。时钟电路设计的示意图如下图2-5-1所示：

图2-5-1 核心板时钟源

FPGA系统时钟源

板上提供了一个差分200MHz的FPGA系统时钟源，用于DDR3控制器的参考时钟。晶振输出连接到FPGA BANK33的全局时钟(MRCC)，这个全局时钟可以用来驱动FPGA内的DDR3控制器和用户逻辑电路。该时钟源的原理图如图2-5-2所示

图2-5-2 系统时钟源

时钟引脚分配：

信号名称	FPGA引脚
SYS_CLK_P	AE10
SYS_CLK_N	AF10

表2-5-1 系统时钟引脚分配

GTX参考时钟

核心板上为GTX收发器提供了125Mhz的参考时钟。参考时钟连接到BANK117的参考时钟输入REFCLK1P/REFCLK1N。该时钟源的原理图如图2-5-3所示

图2-5-3 GTX时钟源

GTX时钟源FPGA引脚分配：

信号名称	FPGA引脚
BANK117_CLK1_P	J8
BANK117_CLK1_N	J7

表2-5-2 GTX时钟源引脚分配

LED 灯

AC7K325B核心板上有2个红色LED灯，其中1个是电源指示灯(PWR)，1个是配置LED灯(DONE)。电源指示灯会亮起；当FPGA 配置程序后，配置LED灯会亮起。LED灯硬件连接的示意图如图2-6-1所示：

图2-6-1 核心板LED灯硬件连接示意图

电源

AC7K325B核心板供电电压为DC5V，通过连接底板供电。板上的电源设计示意图如下图2-7-1所示:

图2-7-1 原理图中电源接口部分

+5V通过DCDC电源芯片MYMGK1R820FRSR产生+1.0V的FPGA核心电源，输出电流高达20A，远远满足核心电压的电流需求。+5V电源再通过DCDC芯片ETA1471来产生+1.5V，+3.3V，+1.8V,+1.5V, MGTAVTT五路电源。GTX收发器使用的+1.0V由DCDC芯片ETA8156产生，另外通过一个LDO芯片SPX3819-1-8产生GTX的辅助电源+1.8V。DDR3的VTT和VREF电压由TPS51200来产生。另外通过2路SPX3819M5-3-3产生BANK17和BANK18的IO电源，用户可以通过更换LDO芯片，使得这两个BANK的IO输入输出为其它的电压标准。

因为FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照芯片的电源要求设计，上电依次为+1.0V->+1.8V->（+1.5 V、+3.3V、VCCIO17，VCCIO18）的电路设计，保证芯片的正常工作。

结构图

图2-8-1 正面图（Top View）

连接器管脚定义

核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J29~J32）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。其中J29连接GTX的收发器信号，J30连接JTAG和BANK17,BANK18的IO, J31连接BANK15，BANK15的IO，J32连接BANK12和BANK13的IO和+5V电源。

J29连接器的引脚分配

J29管脚	信号名称	FPGA引脚号	J29管脚	信号名称	FPGA引脚号
1	BANK115_TX0_N	Y1	2	BANK115_RX0_N	AA3
3	BANK115_TX0_P	Y2	4	BANK115_RX0_P	AA4
5	GND	-	6	GND	-
7	BANK115_TX1_N	V1	8	BANK115_RX1_N	Y5
9	BANK115_TX1_P	V2	10	BANK115_RX1_P	Y6
11	GND	-	12	GND	-
13	BANK115_TX2_N	U3	14	BANK115_RX2_N	W3
15	BANK115_TX2_P	U4	16	BANK115_RX2_P	W4
17	GND	-	18	GND	-
19	BANK115_TX3_N	T1	20	BANK115_RX3_N	V5
21	BANK115_TX3_P	T2	22	BANK115_RX3_P	V6
23	GND	-	24	GND	-
25	BANK115_CLK0_N	R7	26	BANK115_CLK1_N	U7
27	BANK115_CLK0_P	R8	28	BANK115_CLK1_P	U8
29	GND	-	30	GND	-
31	BANK116_TX0_N	P1	32	BANK116_RX0_N	T5
33	BANK116_TX0_P	P2	34	BANK116_RX0_P	T6
35	GND	-	36	GND	-
37	BANK116_TX1_N	N3	38	BANK116_RX1_N	R3
39	BANK116_TX1_P	N4	40	BANK116_RX1_P	R4
41	GND	-	42	GND	-
43	BANK116_TX2_N	M1	44	BANK116_RX2_N	P5
45	BANK116_TX2_P	M2	46	BANK116_RX2_P	P6
47	GND	-	48	GND	-
49	BANK116_TX3_N	L3	50	BANK116_RX3_N	M5
51	BANK116_TX3_P	L4	52	BANK116_RX3_P	M6
53	GND	-	54	GND	-
55	BANK116_CLK0_N	L7	56	BANK116_CLK1_N	N7
57	BANK116_CLK0_P	L8	58	BANK116_CLK1_P	N8
59	GND	-	60	GND	-
61	BANK117_TX0_N	K1	62	BANK118_TX0_N	D1
63	BANK117_TX0_P	K2	64	BANK118_TX0_P	D2
65	GND	-	66	GND	-
67	BANK117_RX0_N	K5	68	BANK118_RX0_N	E3
69	BANK117_RX0_P	K6	70	BANK118_RX0_P	E4
71	GND	-	72	GND	-
73	BANK117_TX1_N	J3	74	BANK118_TX1_N	C3
75	BANK117_TX1_P	J4	76	BANK118_TX1_P	C4
77	GND	-	78	GND	-
79	BANK117_RX1_N	H5	80	BANK118_RX1_N	D5
81	BANK117_RX1_P	H6	82	BANK118_RX1_P	D6
83	GND	-	84	GND	-
85	BANK117_TX2_N	H1	86	BANK118_TX2_N	B1
87	BANK117_TX2_P	H2	88	BANK118_TX2_P	B2
89	GND	-	90	GND	-
91	BANK117_RX2_N	G3	92	BANK118_RX2_N	B5
93	BANK117_RX2_P	G4	94	BANK118_RX2_P	B6
95	GND	-	96	GND	-
97	BANK117_TX3_N	F1	98	BANK118_TX3_N	A3
99	BANK117_TX3_P	F2	100	BANK118_TX3_P	A4
101	GND	-	102	GND	-
103	BANK117_RX3_N	F5	104	BANK118_RX3_N	A7
105	BANK117_RX3_P	F6	106	BANK118_RX3_P	A8
107	GND	-	108	GND	-
109	BANK117_CLK0_N	G7	110	BANK118_CLK0_N	C7
111	BANK117_CLK0_P	G8	112	BANK118_CLK0_P	C8
113	GND	-	114	GND	-
115			116	BANK118_CLK1_N	E7
117			118	BANK118_CLK1_P	E8
119	GND	-	120	GND	-

表2-9-1 J29连接器引脚分配

J30连接器的引脚分配

J30管脚	信号名称	FPGA引脚号	J30管脚	信号名称	FPGA引脚号
1	B18_L5_P	K14	2	B18_L3_P	L12
3	B18_L5_N	J14	4	B18_L3_N	L13
5	B18_L6_P	L11	6	B18_L2_P	L15
7	B18_L6_N	K11	8	B18_L2_N	K15
9	GND	-	10	GND	-
11	B18_L7_P	H15	12	B18_L1_P	L16
13	B18_L7_N	G15	14	B18_L1_N
15	B18_L8_P	J11	16	B18_L4_P	K13
17	B18_L8_N	J12	18	B18_L4_N	J13
19	GND	-	20	GND	-
21	B18_L9_P	J16	22	B18_L12_P	G13
23	B18_L9_N	H16	24	B18_L12_N	F13
25	B18_L16_P	F11	26	B18_L10_P	H11
27	B18_L16_N	E11	28	B18_L10_N	H12
29	GND	-	30	GND	-
31	B18_L18_P	D11	32	B18_L20_P	E14
33	B18_L18_N	C11	34	B18_L20_N	E15
35	B18_L15_P	C12	36	B18_L11_P	H14
37	B18_L15_N	B12	38	B18_L11_N	G14
39	GND	-	40	GND	-
41	B18_L23_P	C15	42	B18_L21_P	D14
43	B18_L23_N	B15	44	B18_L21_N	C14
45	B18_L17_P	A11	46	B18_L22_P	B13
47	B18_L17_N	A12	48	B18_L22_N	A13
49	GND	-	50	GND	-
51	B18_L24_P	B14	52	B17_L5_N	L18
53	B18_L24_N	A15	54	B17_L5_P	L17
55	B18_L19_P	F15	56	B17_L15_P	D16
57	B18_L19_N	E16	58	B17_L15_N	C16
59	GND	-	60	GND	-
61	B17_L17_P	C17	62	B17_L14_P	E19
63	B17_L17_N	B17	64	B17_L14_N	D19
65	B17_L1_P	K18	66	B17_L20_P	A16
67	B17_L1_N	J18	68	B17_L20_N	A17
69	GND	-	70	GND	-
71	B17_L22_N	A18	72	B17_L21_P	A20
73	B17_L22_P	B18	74	B17_L21_N	A21
75	B17_L8_P	D21	76	B17_L13_P	D17
77	B17_L8_N	C21	78	B17_L13_N	D18
79	GND	-	80	GND	-
81	B17_L24_P	C19	82	B17_L23_N	A22
83	B17_L24_N	B19	84	B17_L23_P	B22
85	B17_L18_N	F17	86	B17_L12_P	F20
87	B17_L18_P	G17	88	B17_L12_N	E20
89	GND	-	90	GND	-
91	B17_L19_N	B20	92	B17_L11_N	E21
93	B17_L19_P	C20	94	B17_L11_P	F21
95	B17_L10_N	C22	96	B17_L9_N	F22
97	B17_L10_P	D22	98	B17_L9_P	G22
99	GND	-	100	GND	-
101	B17_L16_N	F18	102	B17_L7_P	H21
103	B17_L16_P	G18	104	B17_L7_N	H22
105	B17_L2_N	G20	106	B17_L3_N	H17
107	B17_L2_P	H20	108	B17_L3_P	J17
109	GND	-	110	GND	-
111	B17_L4_N	H19	112	FPGA_TCK	E10
113	B17_L4_P	J19	114	FPGA_TMS	F10
115	B17_L6_P	K19	116	FPGA_TDO	G10
117	B17_L6_N	K20	118	FPGA_TDI	H10
119	GND	-	120	GND	-

表2-9-2 J30连接器引脚分配

J31连接器的引脚分配

J31管脚	信号名称	FPGA引脚号	J31管脚	信号名称	FPGA引脚号
1	B16_L12_N	B25	2	B16_L8_P	C24
3	B16_L12_P	C25	4	B16_L8_N	B24
5	B16_L10_N	A26	6	B16_L16_N	C30
7	B16_L10_P	A25	8	B16_L16_P	D29
9	GND	-	10	GND	-
11	B16_L11_N	C26	12	B16_L7_N	A27
13	B16_L11_P	D26	14	B16_L7_P	B27
15	B16_L13_N	C27	16	B16_L18_N	E30
17	B16_L13_P	D27	18	B16_L18_P	E29
19	GND	-	20	GND	-
21	B16_L21_P	G27	22	B16_L14_N	D28
23	B16_L21_N	F27	24	B16_L14_P	E28
25	B16_L20_N	F28	26	B16_L22_N	F30
27	B16_L20_P	G28	28	B16_L22_P	G29
29	GND	-	30	GND	-
31	B16_L9_P	B28	32	B16_L5_P	F26
33	B16_L9_N	A28	34	B16_L5_N	E26
35	B16_L15_P	C29	36	B16_L24_N	G30
37	B16_L15_N	B29	38	B16_L24_P	H30
39	GND	-	40	GND	-
41	B16_L19_N	H25	42	B16_L23_N	H27
43	B16_L19_P	H24	44	B16_L23_P	H26
45	B16_L1_N	A23	46	B16_L17_P	B30
47	B16_L1_P	B23	48	B16_L17_N	A30
49	GND	-	50	GND	-
51	B16_L2_P	E23	52	B16_L3_N	E25
53	B16_L2_N	D23	54	B16_L3_P	F25
55	B16_L6_N	G24	56	B16_L4_P	E24
57	B16_L6_P	G23	58	B16_L4_N	D24
59	GND	-	60	GND	-
61	B15_L14_N	L28	62	B15_L7_N	H29
63	B15_L14_P	M28	64	B15_L7_P	J29
65	B15_L10_N	J26	66	B15_L8_N	J28
67	B15_L10_P	K26	68	B15_L8_P	J27
69	GND	-	70	GND	-
71	B15_L1_N	J24	72	B15_L24_N	M23
73	B15_L1_P	J23	74	B15_L24_P	M22
75	B15_L18_N	N26	76	B15_L3_N	K24
77	B15_L18_P	N25	78	B15_L3_P	K23
79	GND	-	80	GND	-
81	B15_L2_N	L23	82	B15_L21_N	N24
83	B15_L2_P	L22	84	B15_L21_P	P23
85	B15_L13_P	K28	86	B15_L12_N	K25
87	B15_L13_N	K29	88	B15_L12_P	L25
89	GND	-	90	GND	-
91	B15_L22_N	P22	92	B15_L20_N	N22
93	B15_L22_P	P21	94	B15_L20_P	N21
95	B15_L15_N	M30	96	B15_L9_N	K30
97	B15_L15_P	M29	98	B15_L9_P	L30
99	GND	-	100	GND	-
101	B15_L19_N	N20	102	B15_L5_N	J22
103	B15_L19_P	N19	104	B15_L5_P	J21
105	B15_L17_N	N30	106	B15_L6_N	L20
107	B15_L17_P	N29	108	B15_L6_P	M20
109	GND	-	110	GND	-
111	B15_L11_N	L27	112	B15_L16_N	M27
113	B15_L11_P	L26	114	B15_L16_P	N27
115	B15_L23_N	M25	116	B15_L4_P	L21
117	B15_L23_P	M24	118	B15_L4_N	K21
119	GND	-	120	GND	-

表2-9-3 J31连接器引脚分配

J32连接器的引脚分配

J32管脚	信号名称	FPGA引脚号	J32管脚	信号名称	FPGA引脚号
1	B13_L16_P	AE30	2	B13_L10_N	AB30
3	B13_L16_N	AF30	4	B13_L10_P	AB29
5	B13_L23_N	AF27	6	B13_L9_P	AD29
7	B13_L23_P	AF26	8	B13_L9_N	AE29
9	GND	U14	10	GND	U14
11	B13_L14_P	AE28	12	B13_L6_P	AA25
13	B13_L14_N	AF28	14	B13_L6_N	AB25
15	B13_L13_P	AG29	16	B13_L5_N	AB28
17	B13_L13_N	AH29	18	B13_L5_P	AA27
19	GND	U14	20	GND	U14
21	B13_L18_P	AG30	22	B13_L2_N	W28
23	B13_L18_N	AH30	24	B13_L2_P	W27
25	B13_L21_N	AG28	26	B13_L8_P	Y30
27	B13_L21_P	AG27	28	B13_L8_N	AA30
29	GND	U14	30	GND	U14
31	B13_L15_N	AK30	32	B13_L11_N	AD28
33	B13_L15_P	AK29	34	B13_L11_P	AD27
35	B13_L17_N	AJ29	36	B13_L7_N	AC30
37	B13_L17_P	AJ28	38	B13_L7_P	AC29
39	GND	U14	40	GND	U14
41	B13_L20_N	AK28	42	B13_L12_N	AC27
43	B13_L20_P	AJ27	44	B13_L12_P	AB27
45	B13_L22_N	AH27	46	B13_L1_P	Y26
47	B13_L22_P	AH26	48	B13_L1_N	AA26
49	GND	U14	50	GND	U14
51	B13_L24_N	AK26	52	B13_L4_N	Y29
53	B13_L24_P	AJ26	54	B13_L4_P	W29
55	B13_L19_N	AD26	56	B13_L3_N	AA28
57	B13_L19_P	AC26	58	B13_L3_P	Y28
59	GND	U14	60	GND	U14
61	B12_L12_P	AD23	62	B12_L9_N	AD24
63	B12_L12_N	AE24	64	B12_L9_P	AC24
65	B12_L16_P	AE25	66	B12_L8_N	AD22
67	B12_L16_N	AF25	68	B12_L8_P	AC22
69	GND	U14	70	GND	U14
71	B12_L13_P	AF22	72	B12_L7_N	AC25
73	B12_L13_N	AG23	74	B12_L7_P	AB24
75	B12_L18_P	AG25	76	B12_L4_N	AA23
77	B12_L18_N	AH25	78	B12_L4_P	AA22
79	GND	U14	80	GND	U14
81	B12_L15_N	AK25	82	B12_L1_P	Y23
83	B12_L15_P	AJ24	84	B12_L1_N	Y24
85	B12_L17_N	AK24	86	B12_L2_P	Y21
87	B12_L17_P	AK23	88	B12_L2_N	AA21
89	GND	U14	90	GND	U14
91	B12_L14_N	AH24	92	B12_L6_P	AA20
93	B12_L14_P	AG24	94	B12_L6_N	AB20
95	B12_L20_N	AH22	96	B12_L10_N	AE21
97	B12_L20_P	AG22	98	B12_L10_P	AD21
99	GND	U14	100	GND	U14
101	B12_L19_N	AF21	102	B12_L3_P	AB22
103	B12_L19_P	AF20	104	B12_L3_N	AB23
105	B12_L11_N	AF23	106	B12_L5_P	AC20
107	B12_L11_P	AE23	108	B12_L5_N	AC21
109	GND	-	110	GND	-
111	+5V	-	112	+5V	-
113	+5V	-	114	+5V	-
115	+5V	-	116	+5V	-
117	+5V	-	118	+5V	-
119	+5V	-	120	+5V	-

表2-9-4 J32连接器引脚分配

三、扩展板

简介

通过前面的功能简介，我们可以了解到扩展板部分的功能

• 4路光纤接口
• 1路PCIEx8接口
• 2路支持3G的SDI视频输出接口
• 2路支持3G的SDI视频输入接口
• 1路USB Uart通信接口
• 1路SD卡接口
• 2路40针扩展口
• JTAG调试接口
• 4个独立按键
• 4个用户LED灯

光纤接口

AV7K300扩展板上有4路光纤接口，用户可以购买SFP光模块(市场上1.25G，2.5G，10G光模块）插入到这4个光纤接口中进行光纤数据通信。4路光纤接口分别跟FPGA的BANK117的GTX收发器的4路RX/TX相连接，每路TX发送和RX接收数据速率高达10Gb/s。BANK117的GTX收发器的参考时钟由核心板的125M差分时钟提供。

FPGA和光纤设计示意图如下图3-2-1所示:

图3-2-1 光纤设计示意图

4路光纤接口FPGA引脚分配如下：

信号名称	FPGA引脚名	引脚号	备注
SFP1_TX_P	BANK117_TX0_P	K2	光模块1数据发送正
SFP1_TX_N	BANK117_TX0_N	K1	光模块1数据发送负
SFP1_RX_P	BANK117_RX0_P	K6	光模块1数据接收正
SFP1_RX_N	BANK117_RX0_N	K5	光模块1数据接收负
SFP2_TX_P	BANK117_TX1_P	J4	光模块2数据发送正
SFP2_TX_N	BANK117_TX1_N	J3	光模块2数据发送负
SFP2_RX_P	BANK117_RX1_P	H6	光模块2数据接收正
SFP2_RX_N	BANK117_RX1_N	H5	光模块2数据接收负
SFP3_TX_P	BANK117_TX2_P	H2	光模块3数据发送正
SFP3_TX_N	BANK117_TX2_N	H1	光模块3数据发送负
SFP3_RX_P	BANK117_RX2_P	G4	光模块3数据接收正
SFP3_RX_N	BANK117_RX2_N	G3	光模块3数据接收负
SFP4_TX_P	BANK117_TX3_P	F2	光模块4数据发送正
SFP4_TX_N	BANK117_TX3_N	F1	光模块4数据发送负
SFP4_RX_P	BANK117_RX3_P	F6	光模块4数据接收正
SFP4_RX_N	BANK117_RX3_N	F5	光模块4数据接收负
BANK117_CLK1_P	BANK117_CLK1_P	J8	收发器参考时钟正
BANK117_CLK1_N	BANK117_CLK1_N	J7	收发器参考时钟负

表3-2-1 光纤引脚分配

PCIe插槽

AV7K300扩展板上有一个PCIe x8的接口， 8对收发器连接到PCIEx8的金手指上，能实现PCIEex8,PCIEex4, PCIex2, PCIex1的数据通信。

PCIe接口的收发信号直接跟FPGA BANK115, BANK116的GTX收发器相连接，8路TX信号和RX信号都是以差分信号方式连接到FPGA的收发器上，单通道通信速率可高达5G bit带宽。

开发板的PCIe接口的设计示意图如下图3-3-1所示,其中TX发送信号用AC耦合模式连接。

图3-3-1 PCIe插槽设计示意图

PCIe x8接口FPGA引脚分配如下：

信号名称	FPGA引脚名	引脚号	备注
PCIE_RX0_P	BANK116_RX3_P	M6	PCIE通道0数据接收正
PCIE_RX0_N	BANK116_RX3_N	M5	PCIE通道0数据接收负
PCIE_RX1_P	BANK116_RX2_P	P6	PCIE通道1数据接收正
PCIE_RX1_N	BANK116_RX2_N	P5	PCIE通道1数据接收负
PCIE_RX2_P	BANK116_RX1_P	R4	PCIE通道2数据接收正
PCIE_RX2_N	BANK116_RX1_N	R3	PCIE通道2数据接收负
PCIE_RX3_P	BANK116_RX0_P	T6	PCIE通道3数据接收正
PCIE_RX3_N	BANK116_RX0_N	T5	PCIE通道3数据接收负
PCIE_RX4_P	BANK115_RX3_P	V6	PCIE通道4数据接收正
PCIE_RX4_N	BANK115_RX3_N	V5	PCIE通道4数据接收负
PCIE_RX5_P	BANK115_RX2_P	W4	PCIE通道5数据接收正
PCIE_RX5_N	BANK115_RX2_N	W3	PCIE通道5数据接收负
PCIE_RX6_P	BANK115_RX1_P	Y6	PCIE通道6数据接收正
PCIE_RX6_N	BANK115_RX1_N	Y5	PCIE通道6数据接收负
PCIE_RX7_P	BANK115_RX0_P	AA4	PCIE通道7数据接收正
PCIE_RX7_N	BANK115_RX0_N	AA3	PCIE通道7数据接收负
PCIE_TX0_P	BANK116_TX3_P	L4	PCIE通道0数据发送正
PCIE_TX0_N	BANK116_TX3_N	L3	PCIE通道0数据发送负
PCIE_TX1_P	BANK116_TX2_P	M2	PCIE通道1数据发送正
PCIE_TX1_N	BANK116_TX2_N	M1	PCIE通道1数据发送负
PCIE_TX2_P	BANK116_TX1_P	N4	PCIE通道2数据发送正
PCIE_TX2_N	BANK116_TX1_N	N3	PCIE通道2数据发送负
PCIE_TX3_P	BANK116_TX0_P	P2	PCIE通道3数据发送正
PCIE_TX3_N	BANK116_TX0_N	P1	PCIE通道3数据发送负
PCIE_TX4_P	BANK115_TX3_P	T2	PCIE通道4数据发送正
PCIE_TX4_N	BANK115_TX3_N	T1	PCIE通道4数据发送负
PCIE_TX5_P	BANK115_TX2_P	U4	PCIE通道5数据发送正
PCIE_TX5_N	BANK115_TX2_N	U3	PCIE通道5数据发送负
PCIE_TX6_P	BANK115_TX1_P	V2	PCIE通道6数据发送正
PCIE_TX6_N	BANK115_TX1_N	V1	PCIE通道6数据发送负
PCIE_TX7_P	BANK115_TX0_P	Y2	PCIE通道7数据发送正
PCIE_TX7_N	BANK115_TX0_N	Y1	PCIE通道7数据发送负
PCIE_CLK_P	BANK115_CLK0_P	R8	PCIE通道参考时钟正
PCIE_CLK_N	BANK115_CLK0_N	R7	PCIE通道参考时钟负
PCIE_PERST	B12_L16_N	AF25	PCIE板卡的复位信号

表3-3-1 PCIe插槽引脚分配

SDI输出接口

底板上有2路SDI输出接口，SDI芯片是选用SEMTECH公司的GV8500 SDI驱动器芯片，支持不同格式的数据输出HDcctv 1.0, HD-SDI(ST 292), 3G_SDI(ST-424)和SD_SDI（ST259）。

其中GV8500芯片的SDI输入信号是直接跟FPGA BANK118的GTX收发器TX相连接，来实现高速的SDI视频输出。GV8500芯片和FPGA的硬件连接示意图如下图3-4-1所示：

图3-4-1 SDI输出接口设计原理图

第一路SDI输出的引脚分配：

信号名称	FPGA引脚名	引脚号	备注
SDI1_3G_TXN	BANK118_TX0_N	D1	SDI输出差分信号负
SDI1_3G_TXP	BANK118_TX0_P	D2	SDI输出差分信号正
SDI1_SD_HD	B18_L3_N	L13	SDI转换速率控制

表3-4-1 第一路SDI输出接口引脚分配

第二路SDI输出的引脚分配：

信号名称	FPGA引脚名	引脚号	备注
SDI2_3G_TXN	BANK118_TX1_N	C3	SDI输出差分信号负
SDI2_3G_TXP	BANK118_TX1_P	C4	SDI输出差分信号正
SDI2_SD_HD	B18_L3_P	L12	SDI转换速率控制

表3-4-2 第二路SDI输出接口引脚分配

SDI输入接口

底板上有2路SDI输入接口, 我们选用了SEMTECH公司的GV8601 SDI均衡器芯片，支持不同格式的数据输入HDcctv 1.0, HD-SDI(ST 292), 3G_SDI(ST-424)和SD_SDI（ST259）。输入接口自适应三种速率的视频接收。

其中GV8601芯片的SDI输出信号是直接跟FPGA BANK118的GTX收发器RX相连接，来实现高速的SDI视频输入。GV8601芯片和FPGA的硬件连接示意图如下图3-5-1所示。

图3-5-1 SDI 输入原理图

第一路SDI输入的引脚分配：

信号名称	FPGA引脚名	引脚号	备注
SDI1_3G_RXN	BANK118_RX0_N	E3	SDI输入差分信号负
SDI1_3G_RXP	BANK118_RX0_P	E4	SDI输入差分信号正

表3-5-1 第一路SDI输入接口引脚分配

第二路SDI输入的引脚分配：

信号名称	FPGA引脚名	引脚号	备注
SDI2_3G_RXN	BANK118_RX1_N	D5	SDI输入差分信号负
SDI2_3G_RXP	BANK118_RX1_P	D6	SDI输入差分信号正

表3-5-2 第二路SDI输入接口引脚分配

USB转串口

AV7K300扩展板上配备了一个Uart转USB接口，用于系统调试。转换芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行核心板的单独供电和串口数据通信 。

USB Uart电路设计的示意图如下图所示:

图3-6-1 USB转串口示意图

USB转串口的FPGA引脚分配：

信号名称	FPGA引脚名	引脚号	备注
UART_RXD	B13_L5_P	AA27	Uart数据输入
UART_TXD	B13_L2_N	W28	Uart数据输出

表3-6-1 USB转串口引脚分配

SD卡槽

AV7K300底板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于用户数据文件。SDIO信号与FPGA的IO信号相连，支持SPI模式和SD模式，使用的SD卡为MicroSD卡。FPGA和SD卡连接器的原理图如下图3-7-1所示。

图3-7-1 SD卡槽原理图

SD卡槽引脚分配

信号名称	FPGA引脚名	引脚号	备注
SD_CLK	B13_L6_P	AA25	SD时钟信号
SD_CMD	B13_L5_N	AB28	SD命令信号
SD_D0	B13_L10_P	AB29	SD数据Data0
SD_D1	B13_L9_P	AD29	SD数据Data1
SD_D2	B13_L9_N	AE29	SD数据Data2
SD_D3	B13_L6_N	AB25	SD数据Data3

表3-7-1 SD卡槽引脚分配

40针扩展口

底板预留了2个2.54mm标准间距的40针的扩展口J18，J33，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。扩展口的IO连接的FPGA的IO上，默认为3.3V。

J18扩展口FPGA的引脚分配如下：

J18管脚	信号名称	引脚号	J18管脚	信号名称	引脚号
1	GND	-	2	+5V	-
3	IO1_1N	M23	4	IO1_1P	M22
5	IO1_2N	K24	6	IO1_2P	K23
7	IO1_3N	N24	8	IO1_3P	P23
9	IO1_4N	K25	10	IO1_4P	L25
11	IO1_5N	N22	12	IO1_5P	N21
13	IO1_6N	K30	14	IO1_6P	L30
15	IO1_7N	J22	16	IO1_7P	J21
17	IO1_8N	L20	18	IO1_8P	M20
19	IO1_9N	M27	20	IO1_9P	N27
21	IO1_10N	K21	22	IO1_10P	L21
23	IO1_11N	K29	24	IO1_11P	K28
25	IO1_12N	P22	26	IO1_12P	P21
27	IO1_13N	M30	28	IO1_13P	M29
29	IO1_14N	N20	30	IO1_14P	N19
31	IO1_15N	N30	32	IO1_15P	N29
33	IO1_16N	L27	34	IO1_16P	L26
35	IO1_17N	M25	36	IO1_17P	M24
37	GND	-	38	GND	-
39	+3.3V	-	40	+3.3V	-

表3-8-1 J18扩展口引脚分配

J33扩展口FPGA的引脚分配如下：

J33管脚	信号名称	引脚号	J33管脚	信号名称	引脚号
1	GND	-	2	+5V	-
3	IO2_1N	A21	4	IO2_1P	A20
5	IO2_2N	D18	6	IO2_2P	D17
7	IO2_3N	A22	8	IO2_3P	B22
9	IO2_4N	E20	10	IO2_4P	F20
11	IO2_5N	E21	12	IO2_5P	F21
13	IO2_6N	F22	14	IO2_6P	G22
15	IO2_7N	H22	16	IO2_7P	H21
17	IO2_8N	H17	18	IO2_8P	J17
19	IO2_9N	K20	20	IO2_9P	K19
21	IO2_10N	H19	22	IO2_10P	J19
23	IO2_11N	G20	24	IO2_11P	H20
25	IO2_12N	F18	26	IO2_12P	G18
27	IO2_13N	C22	28	IO2_13P	D22
29	IO2_14N	B20	30	IO2_14P	C20
31	IO2_15N	F17	32	IO2_15P	G17
33	IO2_16N	B19	34	IO2_16P	C19
35	IO2_17N	C21	36	IO2_17P	D21
37	GND	-	38	GND	-
39	+3.3V	-	40	+3.3V	-

表3-8-2 J33扩展口引脚分配

按键和灯

AV7K300底板上有7个发光二极管LED, 1个电源指示灯； 2个串口通信指示灯， 4个用户LED灯。当开发板上电后电源指示灯会亮起；4个LED灯连接到FPGA的IO上，用户可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为低时，用户LED灯点亮，当连接IO电压为高时，用户LED会被熄灭。另外板上还有4个用户按键，默认按键信号为高，当按键按下时，按键电平为低。用户LED灯和按键的硬件连接示意图如图3-9-1所示：

图3-9-1 用户LED灯和按键硬件连接示意图

用户LED灯和按键的引脚分配

信号名称	FPGA引脚名	管脚号	备注
LED1	B12_L19_P	AF20	用户LED1灯
LED2	B12_L11_P	AE23	用户LED2灯
LED3	B12_L3_N	AB23	用户LED3灯
LED4	B12_L5_N	AC21	用户LED4灯
KEY1	B12_L19_N	AF21	用户按键1
KEY2	B12_L11_N	AF23	用户按键2
KEY3	B12_L3_P	AB22	用户按键3
KEY4	B12_L5_P	AC20	用户按键4

表3-9-1 LED灯和按键引脚分配

JTAG 调试口

在AV7K300底板上预留了一个10PIN的JTAG接口，用于下载FPGA程序或者固化程序到FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免芯片的损坏。

图3-10-1 原理图中JTAG接口部分

电源

开发板的电源输入电压为DC12V，可以通过PCIE插槽或者外接+12V电源给板子供电。外接电源供电时请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。底板上通过1路DC/DC电源芯片TPS54620和1路DC/DC电源芯片MP1482转换成+5V和+3.3V 两路电源。因为+5V电源通过板间连接器给核心板供电，所以DCDC电源的电流输出为6A，其它3.3V电源电流输出为2A。

板上的电源设计示意图如下图3-11-1所示:

图3-11-1 原理图中电源接口部分

各个电源分配的功能如下表所示：

电源	功能
+5.0V	核心板供电电源
+3.3V	SDI， SD，光纤，PCIE

表3-11-1 电源接口功能

结构尺寸图

图3-12-1 正面图（Top View）