ALINX 产品手册

外观

AX7015B开发板用户手册

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芯驿电子科技（上海）有限公司 基于AMD ZYNQ7000开发平台的开发板（型号：AX7015B）2018款正式发布了，为了让您对此开发平台可以快速了解，我们编写了此用户手册。

这款ZYNQ7000 FPGA开发平台采用核心板加扩展板的模式，方便用户对核心板的二次开发利用。核心板使用AMD的Zynq7000 SOC 芯片XC7Z015的解决方案，它采用ARM+FPGA SOC技术将双核ARM Cortex-A9 和FPGA 可编程逻辑集成在一颗芯片上。另外核心板上含有2片共1GB高速DDR3 SDRAM芯片，1片8GB的eMMC存储芯片和1片256Mb的QSPI FLASH芯片。

在底板设计上我们为用户扩展了丰富的外围接口，比如1个PCIex2接口、2路光纤接口、2路千兆以太网接口、4路USB2.0 HOST接口、1路HDMI输入接口、1路HDMI输出接口，1路UART串口接口、1路SD卡接口、一个40针扩展接口等等。满足用户各种高速数据交换，数据存储，视频传输处理以及工业控制的要求，是一款"专业级“的ZYNQ开发平台。为高速数据传输和交换，数据处理的前期验证和后期应用提供了可能。相信这样的一款产品非常适合从事ZYNQ开发的学生、工程师等群体。

图片展示了一块AX7015B开发板，其上布满了各种接口和芯片。开发板左侧有HDMI输入接口和SD卡接口，右侧有HDMI输出接口和USB2.0 HOST接口。中间部分有PCIe x2接口和千兆以太网接口，以及UART串口接口。开发板上还标有“ALINX”字样，表明这是ALINX公司的产品。这张图片在文档中用于展示AX7015B开发板的外观和主要接口配置，帮助读者了解该开发板的硬件特性，为用户扩展外围接口提供了直观的参考。

图0-1-1 AX7015B开发板

一、开发板简介 ​

在这里，对这款AX7015B ZYNQ开发平台进行简单的功能介绍。

开发板的整个结构，继承了我们一贯的核心板+扩展板的模式来设计的。核心板和扩展板之间使用高速板间连接器连接。

核心板主要由ZYNQ7015 + 2个DDR3 + eMMC + QSPI FLASH的最小系统构成，承担ZYNQ系统的高速数据处理和存储的功能， ZYNQ7015和两片DDR3之间的数据位宽为32位，两片DDR3容量高达1GB。8GB的eMMC FLASH存储芯片和256Mb的QSPI FLASH用来静态存储ZYNQ的操作系统、文件系统及用户数据，用户可以通过核心板上的拨码开关来选择不同的启动方式。ZYNQ7015 采用AMD公司的Zynq7000系列的芯片，型号为XC7Z015-2CLG485。ZYNQ7015芯片可分成处理器系统部分Processor System（PS）和可编程逻辑部分Programmable Logic（PL）。

底板为核心板扩展了丰富的外围接口，其中包含1个PCIex2接口、2路光纤接口、2路千兆以太网接口、4路USB2.0 HOST接口、1路HDMI输入接口、1路HDMI输出接口，1路UART串口接口、1路SD卡接口、1个40针扩展接口和一些按键LED。

下图为整个开发系统的结构示意图：

图片展示了AX7015B开发板的结构示意图，核心板位于中心，连接着多个外围接口。这些接口包括PCIe插槽、光纤接口、千兆以太网接口、USB2.0 HOST接口、HDMI输入输出接口、UART串口接口、SD卡接口和40针扩展接口。通过这张图，我们可以清晰地看到开发板的接口布局和功能分布。

图1-1-1 AX7015B开发板结构示意图

通过这个示意图，我们可以看到，我们这个开发平台所能含有的接口和功能。

  • ZYNQ7000核心板

由XC7Z015+1GB DDR3+8GB eMMC FLASH + 256Mb QSPI FLASH组成，另外有两个晶振提供时钟，一个是33.3333MHz提供给PS系统，另一个是50MHz提供给PL逻辑，一路GTP差分参考时钟，频率125Mhz。

  • 1路PCIe x2接口

支持PCI Express 2.0标准，提供标准的PCIe x2高速数据传输接口，单通道通信速率可高达5GBaud。

  • 2路SFP光纤接口

ZYNQ的GTP收发器的2路高速收发器连接到2个光模块的发送和接收，实现2路高速的光纤通信接口。每路的光纤数据通信接收和发送的速度高达6.25Gb/s。

  • 千兆以太网接口

2路10/100M/1000M以太网RJ45接口，用于和电脑或其它网络设备进行以太网数据交换。网络接口芯片采用景略公司的JL2121工业级GPHY芯片，1路以太网连接到ZYNQ芯片的PS端，1路以太网连接到ZYNQ芯片的PL端。

  • HDMI视频输出

1路HDMI视频输出接口，我们选用了Silion Image公司的SIL9134 HDMI编码芯片，最高支持1080P@60Hz输出，支持3D输出。

  • HDMI视频输入

1路HDMI视频输入接口，我们选用了Silion Image公司的SIL9013 HDMI解码芯片，最高支持1080P@60Hz输入，支持不同格式的数据输入。

  • USB2.0 HOST接口

通过USB Hub芯片扩展4路USB HOST接口，用于连接外部的USB从设备，比如连接鼠标，键盘，U盘等等。USB接口采用扁型USB接口(USB Type A)。

  • USB Uart接口

2路Uart转USB接口，用于和电脑通信，方便用户调试。1路在核心板上，核心板独立工作是使用，1路在底板上， 整板调试时使用。串口芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口。

  • Micro SD卡座

1路Micro SD卡座，用于存储操作系统镜像和文件系统。

  • 40针扩展口

1个40针2.54mm间距的扩展口，可以外接黑金的各种模块（双目摄像头，TFT LCD屏，高速AD模块等等）。扩展口包含5V电源1路，3.3V电源2路，地3路，IO口34路。

  • USB JTAG口

1个10针2.54mm标准的JTAG口，用于FPGA程序的下载和调试，用户可以通过AMD下载器对ZYNQ系统进行调试和下载。

  • LED灯

10个发光二极管LED, 核心板上4个，底板上6个。核心板上1个电源指示灯；1个DONE配置指示灯；2个用户指示灯。底板上有1个电源指示灯，5个用户指示灯。

  • 按键

3个按键，1个复位按键在核心板上，2个用户按键在底板上。

二、AC7015B核心板 ​

简介 ​

AC7015B(核心板型号，下同)核心板，ZYNQ芯片是基于AMD公司的ZYNQ7000系列的XC7Z015-2CLG485I。ZYNQ芯片的PS系统集成了两个ARM Cortex™-A9处理器，AMBA®互连，内部存储器，外部存储器接口和外设。ZYNQ芯片的FPGA内部含有丰富的可编程逻辑单元，DSP和内部RAM。

这款核心板使用了2片SK Hynix公司的H5TQ4G63AFR-PBI这款DDR3芯片，每片DDR的容量为4Gbit；2片DDR芯片组合成32bit的数据总线宽度，ZYNQ和DDR3之间的读写数据时钟频率高达533Mhz；这样的配置，可以满足系统的高带宽的数据处理的需求。

为了和底板连接，这款核心板的4个板对板连接器扩展出了PS端的USB接口，千兆以太网接口，SD卡接口及其它剩余的MIO口；也扩展出了ZYNQ的4对高速收发器GTP接口；以及PL端的BANK13, BAN34和BANK35的几乎所有IO口（148个），其中BANK35的IO的电平可以通过更换核心板上的LDO芯片来修改，满足用户不用电平接口的要求。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，ZYNQ芯片到接口之间走线做了等长和差分处理，并且核心板尺寸仅为60*60（mm），对于二次开发来说，非常适合。

图片内容：图片展示了一块AC7015B核心板的正面，板上有一个XILINX ZYNQ XC7Z015芯片，周围分布着多个SK hynix存储芯片和其他电子元件。板子的边缘有四个板对板连接器，用于扩展PS端的USB接口、千兆以太网接口、SD卡接口及MIO口。图片在文档中用于展示AC7015B核心板的外观，帮助读者理解其结构和功能。

图2-1-1 AC7015B核心板正面图

图片展示了一块AC7015B核心板的正面，板上分布着多个接口和电路元件，包括两个大型的板对板连接器，用于扩展PS端的USB接口、千兆以太网接口、SD卡接口及MIO口。此外，还有ZYNQ芯片的4对高速收发器GTP接口和PL端的BANK13、BANK34和BANK35的IO口。图片中的电路板设计紧凑，尺寸仅为60*60（mm），适合二次开发。这张图片在文档中用于展示AC7015B核心板的外观，帮助读者理解其接口和布局，为后续的使用和连接提供直观参考。

图2-1-2 AC7015B核心板背面图

ZYNQ芯片 ​

开发板使用的是AMD公司的Zynq7000系列的芯片，型号为XC7Z015-2CLG485I。芯片的PS系统集成了两个ARM Cortex™-A9处理器，AMBA®互连，内部存储器，外部存储器接口和外设。这些外设主要包括USB总线接口，以太网接口，SD/SDIO接口，I2C总线接口，CAN总线接口，UART接口，GPIO等。PS可以独立运行并在上电或复位下启动。ZYNQ7000芯片的总体框图如图2-2-1所示

图片展示了ZYNQ7000芯片的总体框图，分为Processing System (PS) 和 Programmable Logic (PL) 两部分。PS部分包括ARM双核Cortex-A9处理器、缓存、外部存储接口、网络接口、USB接口、CAN接口、SD卡控制器、GPIO等。PL部分则包含高带宽连接、AXI接口、PCIe Gen2接口等。图片在文档中用于直观展示ZYNQ7000芯片的内部结构和主要功能模块，帮助读者更好地理解芯片的硬件配置。

图2-2-1 ZYNQ7000芯片的总体框图

其中PS系统部分的主要参数如下：

  • 基于ARM 双核CortexA9 的应用处理器，ARM-v7架构 高达766MHz
  • 每个CPU 32KB 1级指令和数据缓存，512KB 2级缓存 2个CPU共享
  • 片上boot ROM和256KB 片内RAM
  • 外部存储接口，支持16/32 bit DDR2、DDR3接口
  • 两个千兆网卡支持：发散-聚集DMA ，GMII，RGMII，SGMII接口
  • 两个USB2.0 OTG接口，每个最多支持12节点
  • 两个CAN2.0B总线接口
  • 两个SD卡、SDIO、MMC兼容控制器
  • 2个SPI，2个UARTs，2个I2C接口
  • 4组32bit GPIO，54（32+22）作为PS系统IO，64连接到PL
  • PS内和PS到PL的高带宽连接

其中PL逻辑部分的主要参数如下：

  • 逻辑单元Logic Cells：74K；
  • 查找表LUTs: 46,200
  • 触发器(flip-flops):92,400
  • 乘法器18x25MACCs：160;
  • Block RAM：3.3Mb；
  • 4路高速GTP收发器，支持PCIE Gen2x4；
  • 2个AD转换器,可以测量片上电压、温度感应和高达17外部差分输入通道，1MBPS

XC7Z015-2CLG485I芯片的速度等级为-2，工业级，封装为BGA484，引脚间距为0.8mm，ZYNQ7000系列的具体的芯片型号定义如下图2-2-2所示。

图片展示了ZYNQ型号命名规则定义，包括Xilinx Commercial、Series、Zynq、Value Index、Single Core Indicator、Speed Grade、CL、FF、G、Package Pin Count和Temperature Grade等参数。这些参数用于标识ZYNQ芯片的具体型号，如XC7Z015-2CLG485I。图片在上下文中起到解释ZYNQ芯片型号命名规则的作用，帮助读者理解ZYNQ7000系列芯片的具体型号定义。

图2-2-2 ZYNQ型号命名规则定义

DDR3 DRAM ​

AC7015B核心板上配有两片SK Hynix公司的DDR3 SDRAM芯片(共计1GB),型号为H5TQ4G63AFR-PBI（兼容美光的MT41J256M16RE-125）。DDR3 SDRAM的总线宽度共为32bit。DDR3 SDRAM的最高运行速度可达533MHz(数据速率1066Mbps)。该DDR3存储系统直接连接到了ZYNQ处理系统（PS）的BANK 502的存储器接口上。DDR3 SDRAM的具体配置如下表2-3-1所示。

位号芯片型号容量厂家
U5,U6H5TQ4G63AFR-PBI256M x 16bitSK Hynix

表2-3-1 DDR3 SDRAM配置

DDR3的硬件设计需要严格考虑信号完整性，我们在电路设计和PCB设计的时候已经充分考虑了匹配电阻/终端电阻,走线阻抗控制，走线等长控制，　保证DDR3的高速稳定的工作。

DDR3 DRAM的硬件连接方式如图2-3-1所示:

图片展示了DDR3 DRAM的硬件连接方式，其中U5和U6分别连接到DDR3芯片H5TQ4G63AFR-PBI，通过地址线、控制线和数据线进行通信。数据被分为高16位和低16位分别传输。该图在文档中用于说明DDR3 DRAM的硬件连接原理，帮助读者理解DDR3 DRAM在电路设计中的具体连接方式。

图2-3-1 DDR3 DRAM原理图部分

DDR3 DRAM引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号
DDR3_DQS0_PPS_DDR_DQS_P0_502C21
DDR3_DQS0_NPS_DDR_DQS_N0_502D21
DDR3_DQS1_PPS_DDR_DQS_P1_502H21
DDR3_DQS1_NPS_DDR_DQS_N1_502J21
DDR3_DQS2_PPS_DDR_DQS_P2_502N21
DDR3_DQS2_NPS_DDR_DQS_N2_502P21
DDR3_DQS3_PPS_DDR_DQS_P3_502V21
DDR3_DQS4_NPS_DDR_DQS_N3_502W21
DDR3_D0PS_DDR_DQ0_502D22
DDR3_D1PS_DDR_DQ1_502C20
DDR3_D2PS_DDR_DQ2_502B21
DDR3_D3PS_DDR_DQ3_502D20
DDR3_D4PS_DDR_DQ4_502E20
DDR3_D5PS_DDR_DQ5_502E22
DDR3_D6PS_DDR_DQ6_502F21
DDR3_D7PS_DDR_DQ7_502F22
DDR3_D8PS_DDR_DQ8_502G21
DDR3_D9PS_DDR_DQ9_502G22
DDR3_D10PS_DDR_DQ10_502L22
DDR3_D11PS_DDR_DQ11_502L21
DDR3_D12PS_DDR_DQ12_502L20
DDR3_D13PS_DDR_DQ13_502K22
DDR3_D14PS_DDR_DQ14_502J22
DDR3_D15PS_DDR_DQ15_502K20
DDR3_D16PS_DDR_DQ16_502M22
DDR3_D17PS_DDR_DQ17_502T20
DDR3_D18PS_DDR_DQ18_502N20
DDR3_D19PS_DDR_DQ19_502T22
DDR3_D20PS_DDR_DQ20_502R20
DDR3_D21PS_DDR_DQ21_502T21
DDR3_D22PS_DDR_DQ22_502M21
DDR3_D23PS_DDR_DQ23_502R22
DDR3_D24PS_DDR_DQ24_502Y20
DDR3_D25PS_DDR_DQ25_502U22
DDR3_D26PS_DDR_DQ26_502AA22
DDR3_D27PS_DDR_DQ27_502U21
DDR3_D28PS_DDR_DQ28_502W22
DDR3_D29PS_DDR_DQ29_502W20
DDR3_D30PS_DDR_DQ30_502V20
DDR3_D31PS_DDR_DQ31_502Y22
DDR3_DM0PS_DDR_DM0_502B22
DDR3_DM1PS_DDR_DM1_502H20
DDR3_DM2PS_DDR_DM2_502P22
DDR3_DM3PS_DDR_DM3_502AA21
DDR3_A0PS_DDR_A0_502M19
DDR3_A1PS_DDR_A1_502M18
DDR3_A2PS_DDR_A2_502K19
DDR3_A3PS_DDR_A3_502L19
DDR3_A4PS_DDR_A4_502K17
DDR3_A5PS_DDR_A5_502K18
DDR3_A6PS_DDR_A6_502J16
DDR3_A7PS_DDR_A7_502J17
DDR3_A8PS_DDR_A8_502J18
DDR3_A9PS_DDR_A9_502H18
DDR3_A10PS_DDR_A10_502J20
DDR3_A11PS_DDR_A11_502G18
DDR3_A12PS_DDR_A12_502H19
DDR3_A13PS_DDR_A13_502F19
DDR3_A14PS_DDR_A14_502G19
DDR3_BA0PS_DDR_BA0_502L16
DDR3_BA1PS_DDR_BA1_502L17
DDR3_BA2PS_DDR_BA2_502M17
DDR3_S0PS_DDR_CS_B_502P17
DDR3_RASPS_DDR_RAS_B_502R18
DDR3_CASPS_DDR_CAS_B_502P20
DDR3_WEPS_DDR_WE_B_502R19
DDR3_ODTPS_DDR_ODT_502P18
DDR3_RESETPS_DDR_DRST_B_502F20
DDR3_CLK0_PPS_DDR_CKP_502N19
DDR3_CLK0_NPS_DDR_CKN_502N18
DDR3_CKEPS_DDR_CKE_502T19

表2-3-2 DDR4 SDRAM配置

QSPI Flash ​

核心板配有一片256MBit大小的Quad-SPI FLASH芯片，型号为W25Q256FVEI，它使用3.3V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中， 它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括FPGA的bit文件、ARM的应用程序代码以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。

位号芯片类型容量厂家
U7W25Q256FVEI32M ByteWinbond

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。为图2-4-1为QSPI Flash在原理图中的部分。

图片展示了ZYNQ与QSPI Flash之间的连接示意图。ZYNQ通过引脚PS_MIO6_500、PS_MIO1_500、PS_MIO2_500、PS_MIO3_500和PS_MIO4_500分别连接到QSPI Flash的QSPI_SCK、QSPI_CS、QSPI_D0、QSPI_D1和QSPI_D2。图中还标注了QSPI Flash的型号为W25Q256F。这张图在文档中用于说明QSPI Flash的引脚分配和连接方式，帮助读者理解ZYNQ与QSPI Flash之间的通信关系。

图2-4-1 QSPI Flash连接示意图

配置芯片引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号
QSPI_SCKPS_MIO6_500A19
QSPI_CSPS_MIO1_500A22
QSPI_D0PS_MIO2_500A21
QSPI_D1PS_MIO3_500F17
QSPI_D2PS_MIO4_500E19
QSPI_D3PS_MIO5_500A20

表2-4-2 QSPI Flash引脚分配

eMMC Flash ​

核心板配有一片大容量的8GB大小的eMMC FLASH芯片，型号为 MTFC8GAKAICN-4MIT ，它支持JEDEC e-MMC V5.0标准的HS-MMC接口，电平支持1.8V或者3.3V。eMMC FLASH和ZYNQ连接的数据宽度为4bit。由于eMMC FLASH的大容量和非易失特性，在ZYNQ系统使用中，它可以作为系统大容量的存储设备，比如存储ARM的应用程序、系统文件以及其它的用户数据文件。具体型号和相关参数见表2-5-1。

位号芯片类型容量厂家
U33MTFC8GAKAICN-4MIT8G ByteMicron

表2-5-1 eMMC Flash的型号和参数

eMMC FLASH连接到ZYNQ芯片的PS部分BANK501的GPIO口上，在系统设计中需要配置这些PS端的GPIO口功能为SD接口。为图2-5-1为eMMC Flash在原理图中的部分。

图片展示了ZYNQ与eMMC Flash之间的连接示意图。ZYNQ芯片通过MMC_CCLK、MMC_CMD和MMC_DAT0~MMC_DAT3信号与eMMC Flash进行通信。图中U1标识ZYNQ芯片，BANK 501表示其内部的存储区域，而U33标识eMMC Flash芯片。这些信号线连接清晰，表明了ZYNQ与eMMC Flash之间的数据传输路径。此图在文档中用于说明eMMC Flash的连接方式，帮助读者理解ZYNQ与eMMC Flash之间的信号分配和连接关系。

图2-5-1 eMMC Flash连接示意图

配置芯片引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号
MMC_CCLKPS_MIO48_501D12
MMC_CMDPS_MIO47_501B13
MMC_D0PS_MIO46_501D11
MMC_D1PS_MIO49_501C9
MMC_D2PS_MIO50_501D10
MMC_D3PS_MIO51_501C13

表2-5-2 eMMC Flash引脚分配

时钟配置 ​

AC7015B核心板上分别为PS系统，PL逻辑部分和GTP收发器提供了有源时钟，使PS系统，PL逻辑和GTP收发器可以单独工作。其中PS和PL端使用单端晶振，GTP端使用差分晶振。

PS系统时钟源

ZYNQ芯片通过开发板上的X1晶振为PS部分提供33.333MHz的时钟输入。时钟的输入连接到ZYNQ芯片的BANK500的PS_CLK_500的管脚上。其原理图如图2-6-1所示：

图片内容：该图展示了一个有源晶振的原理图，其中X1表示晶振，其频率为33.333333MHz。晶振的电源端（VDD）连接到+3.3V电源，地端（GND）连接到地。输出端（OUT）通过电阻R14（33R）连接到PS_GCLK信号。此外，晶振的OE端连接到C8（0.1uF）电容，用于稳定输出信号。 图片作用：此图是文档中描述的PS部分有源晶振原理图，用于说明AC7015B核心板时钟配置中的PS时钟源部分。通过该图，读者可以直观地了解PS时钟源的具体电路连接和参数配置。

图2-6-1 PS部分的有源晶振

时钟引脚分配：

信号名称ZYNQ引脚
PS_GCLKF16

表2-6-1 PS时钟引脚分配

PL系统时钟源

AC7015B核心板上提供了单端50MHz的PL系统时钟源，3.3V供电。晶振输出连接到FPGA BANK13的全局时钟(MRCC)，这个GCLK可以用来驱动FPGA内的用户逻辑电路。该时钟源的原理图如图2-6-3所示

图片内容：该图展示了一个时钟源的原理图，其中X2芯片的OUT端连接到PL_GCLK引脚，通过电阻R21和电容C24进行滤波，同时X2芯片的VDD和GND端分别连接到+3.3V电源和地。该电路用于提供50MHz的时钟信号。 图片作用：该图是文档中描述的AC7015B核心板时钟配置的一部分，具体展示了PL系统时钟源的电路设计，帮助读者理解时钟信号的生成和分配过程。

图 2-6-3 PL系统时钟源

PL时钟引脚分配：

信号名称ZYNQ引脚
PL_GCLKY14

表2-6-2 PL时钟引脚分配

GTP差分时钟

AC7015B核心板上提供了差分125MHz的GTP参考时钟。差分LVDS时钟输出连接到BANK112的参考时钟上，这个125Mhz的时钟可以用来作为底板的光纤数据通信的参考时钟。该时钟源的原理图如图2-6-5所示

图片内容：该图展示了一个125MHz差分晶振的电路图，包括GTP时钟引脚分配和相关元件连接。电路中包含一个SIT9102-125MHz晶振，以及多个电容和电阻，用于稳定和分配时钟信号。GTP_CLK1_P和GTP_CLK1_N分别连接到ZYNQ的U5和V5引脚。 图片作用：该图在文档中用于展示差分晶振125MHz的实物图，帮助读者理解GTP时钟引脚的具体分配和连接方式，确保在实际应用中正确配置时钟信号。

图 2-6-5 GTP参考时钟

图2-6-6为差分晶振125MHz的实物图

图片显示了一块电路板上的芯片，芯片上标有“BOX30”。图片位于文档中“图2-6-6 125Mhz差分晶振实物图”部分，说明了差分晶振125MHz的实物图。这张图片在上下文中起到直观展示实物的作用，帮助读者更好地理解差分晶振在实际电路板上的安装和外观。

图2-6-6 125Mhz差分晶振实物图

GTP时钟引脚分配：

信号名称ZYNQ引脚
MGT_CLK1_PU5
MGT_CLK1_NV5

表2-6-3 GTP时钟引脚分配

USB转串口 ​

为了AC7015B核心板单独工作和调试， 我们为核心板配备了一个Uart转USB接口。用于核心板单独供电和调试。转换芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行核心板的单独供电和串口数据通信 。

USB Uart电路设计的示意图如下图所示:

图片展示了USB转串口电路设计的示意图，其中ZYNQ芯片的UART_RXD和UART_TXD引脚分别连接到CP2102-GM芯片的RXD和TXD引脚，同时CP2102-GM芯片的VBUS引脚连接到Micro USB接口。该图在文档中用于说明USB转串口的电路设计，帮助读者理解ZYNQ引脚与CP2102-GM芯片之间的信号连接关系。

图2-7-1 USB转串口示意图

UART转串口的ZYNQ引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
UART_RXDPS_MIO14_500B17Uart数据输入
UART_TXDPS_MIO15_500E17Uart数据输出

表2-7-1 USB转串口引脚分配

LED灯 ​

AC7015B核心板上有4个红色LED灯，其中1个是电源指示灯(PWR)，1个是配置LED灯(DONE)，2个是用户LED灯（LED1~LED2）。当核心板供电后，电源指示灯会亮起；当FPGA 配置程序后，配置LED灯会亮起。2个用户LED灯一个连接到PS的MIO上，一个连接到PL的IO上，用户可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为高时，用户LED灯熄灭，当连接IO电压为低时，用户LED会被点亮。LED灯硬件连接的示意图如图2-8-1所示：

图片内容：该图展示了ZYNQ核心板与LED灯的硬件连接示意图。ZYNQ芯片的MIO0_LED引脚连接到用户LED1灯，而PL_LED引脚连接到用户LED2灯。此外，图中还标示了电源（PWR）和地（GND）的连接点，以及LED灯的正极（3.3V）连接点。图片在上下文中的作用：该图是文档中关于LED灯硬件连接的示意图，帮助读者理解ZYNQ核心板与LED灯之间的具体连接方式。

图2-8-1 核心板LED灯硬件连接示意图

用户LED灯的引脚分配

信号名称ZYNQ引脚名ZYNQ管脚号备注
MIO0_LEDPS_MIO0_500G17用户LED1灯
PL_LEDIO_0_13T16用户LED2灯

表2-8-1 LED灯引脚分配

复位按键 ​

AC7015B核心板上有一个复位按键RESET和电路，复位信号连接到ZYNQ芯片PS复位管脚上，用户可以使用这个复位按键来复位ZYNQ系统。复位按键按下，复位芯片会产生低电平的复位信号给ZYNQ芯片。 复位按键和复位芯片连接的示意图如图2-9-1所示：

图片展示了复位按键和复位芯片（TCM811）的连接示意图。复位芯片通过PS_POR_B信号与ZYNQ管脚B18相连，ZYNQ系统复位信号通过该信号实现复位功能。图片中的U1代表ZYNQ芯片，U3代表复位芯片，RESET开关用于触发复位操作。此图在文档中用于说明复位按键和复位芯片的连接关系，帮助读者理解复位机制。

图2-9-1 复位按键连接示意图

复位按键的ZYNQ管脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
PS_POR_BPS_POR_B_500B18ZYNQ系统复位信号

表2-9-1 复位按键引脚分配

JTAG接口 ​

在AC7015B核心板上我们也预留了JTAG的测试座J1，用来核心板单独JTAG下载和调试，图2-10-1就是JTAG口的原理图部分，其中涉及到TMS,TDI,TDO,TCK,GND,+3.3V这六个信号。

图片内容：该图展示了AC7015B核心板上JTAG接口部分的原理图，其中J1为6针的2.54mm间距的单排测试孔，连接了FPGA的TMS、TDI、TDO、TCK信号以及+3.3V电源。图片中还标注了各信号的引脚位置。 图片作用：此图在文档中用于说明AC7015B核心板上预留的JTAG测试座J1的连接方式，以及JTAG接口涉及到的信号，为用户在核心板上进行JTAG连接调试提供了直观的参考。

图2-10-1 核心板原理图中JTAG接口部分

核心板上JTAG接口J1采用6针的2.54mm间距的单排测试孔，用户如果需要在核心板上用JTAG连接调试的话，需要焊接6针的单排排针。图2-10-2为JTAG接口在开发板上的实物图

图片显示了AC7015B核心板上的JTAG接口部分，包含TMS、TDI、TDO、TCK、GND和+3.3V六个信号引脚。这些引脚通过6针的2.54mm间距的单排测试孔连接，用户可以通过焊接排针来实现JTAG连接调试。图片在上下文中起到直观展示JTAG接口布局的作用，帮助读者理解核心板上JTAG接口的物理连接方式。

图2-10-2 JTAG接口实物图

拨码开关 ​

AC7015B核心板上有一个2位的拨码开关SW1用来配置ZYNQ系统的启动模式。AC7015B系统开发平台支持三种启动模式。这三种启动模式分别是JTAG调试模式, QSPI FLASH和SD卡启动模式。XC7Z015芯片上电后会检测响应MIO口（MIO5和MIO4）的电平来决定那种启动模式。用户可以通过核心板上的拨码开关SW1来选择不同的启动模式。SW1启动模式配置如下表2-11-1所示。

SW1拨码位置（1，2）MIO5,MIO4电平启动模式
ON、ON0、0JTAG
OFF、OFF1、1SD卡
OFF、ON1、0QSPI FLASH

表2-11-1 SW1启动模式配置

电源 ​

AC7015B核心板供电电压为DC5V，单独使用时通过Mini USB接口供电，连接底板时通过底板供电，请注意不要Mini USB和底板同时供电，以免造成损坏。板上的电源设计示意图如下图2-12-1所示:

图片展示了一个电源设计示意图，其中包含了多个电源芯片和电压输出。从Mini USB输入端引入+5V电源，通过四路DC/DC电源芯片TPS54620和TLV62130RGT分别转换成+1.0V、+1.8V、+1.5V和+3.3V四路电源，其中+1.0V输出电流高达5A，其他三路电源电流为3A。此外，通过LDO SPX3819M5-2-5产生VCCIO 2.5V电源，主要用于FPGA的BANK35供电。图片中的关键信息包括电源输入、转换芯片和输出电压，以及各路电源的电流规格。

图2-12-1原理图中电源接口部分

开发板通过+5V供电, 通过四路DC/DC电源芯片TPS54620和TLV62130RGT转化成+1.0V，+1.8V，+1.5V，+3.3V四路电源，+1.0V输出电流可高达5A， 其它3路电源电流为3A。另外通过一路LDO SPX3819M5-2-5产生VCCIO 2.5V电源，VCCIO 2.5V电源主要是预留给FPGA的BANK35的BANK电源，用户可以通过2个0欧姆电阻(R74,R79)来选择BANK35的电源。默认开发板上R74是安装的，R79的电阻是不安装的，所以BANK35的电源是+3.3V的。用户可以通过更换电阻，使得BANK35的IO输入输出为2.5V的电压标准。1.5V通过TI的TPS51200生成DDR3需要的VTT和VREF电压。各个电源分配的功能如下表所示：

电源功能
+1.0VZYNQ PS和PL部分的内核电压
+1.8VZYNQ PS和PL部分辅助电压，BANK501 IO电压，eMMC
+3.3VZYNQ Bank0,Bank500，Bank13，Bank34的VCCIO, QSIP FLASH, Clock晶振
+1.5VDDR3, ZYNQ Bank501
VREF, VTT（+0.75V）DDR3
VCCIO(+2.5V)预留为ZYNQ Bank35

表2-12-1 电源接口功能

因为ZYNQ FPGA的电源有上电顺序的要求，在电路设计中，我们已经按照 芯片的电源要求设计，上电依次为+1.0V->+1.8V->（+1.5 V、+3.3V、VCCIO）的电路设计，保证芯片的正常工作。

结构图 ​

图片内容：该图展示了AX7015B开发板的正面图，图中标注了60mm和55mm的尺寸，表明了开发板的长宽尺寸。图中还标注了多个电子元件的位置，包括电阻、电容、IC芯片等，这些元件在开发板上分布有序，清晰可见。图片在上下文中的作用：该图作为AX7015B开发板用户手册中“二、AC7015B核心板”结构图的一部分，帮助读者直观了解开发板的布局和主要元件，为后续的使用和维护提供参考。

图2-13-1 正面图（Top View）

连接器管脚定义 ​

核心板一共扩展出4个高速扩展口，使用4个80Pin的板间连接器（CON1~CON4）和底板连接，连接器的PIN脚间距为0.5mm。其中CON1连接电源输入，PS的MIO信号和JTAG信号，CON2~CON4连接PL的BANK13，BANK34， BANK35的IO信号和GTP的收发器信号。 BANK35的IO电平可以通过更换板上的LDO芯片（U12）来改变电平标准，默认是3.3V。

CON1连接器的引脚分配

CON1管脚信号名称ZYNQ引脚号CON1管脚信号名称ZYNQ引脚号
1+5V-2+5V-
3+5V-4+5V-
5+5V-6+5V-
7+5V-8+5V-
9GND-10GND-
11PS_MIO13A1712ETH_TXD0E14
13PS_MIO12C1814ETH_TXD1A16
15--16ETH_TXD2E13
17--18ETH_TXD3A15
19GND-20GND-
21--22ETH_TXCKD17
23--24ETH_TXCTLF12
25--26ETH_RXD3A10
27--28ETH_RXD2F11
29GND-30GND-
31PS_MIO7D1832ETH_RXD1B16
33PS_MIO8E1834ETH_RXD0E12
35PS_MIO9C1936ETH_RXCTLD16
37PS_MIO11B1938ETH_RXCKA9
39GND-40GND-
41--42ETH_MDCD13
43--44ETH_MDIOC11
45--46OTG_STPA12
47--48OTG_DIRE15
49GND-50GND-
51XADC_VPL1252OTG_CLKA14
53XADC_VNM1154OTG_NXTF14
55--56OTG_DATA0C16
57PS_MIO10G1658OTG_DATA1G11
59GND-60GND-
61SD_CLKE962OTG_DATA2B11
63SD_D1B1264OTG_DATA3F9
65SD_D0D1566OTG_DATA4A11
67SD_CMDC1568OTG_DATA5B9
69GND-70GND-
71SD_D3B1472OTG_DATA6F10
73SD_D2E1074OTG_DATA7C10
75--76--
77FPGA_TMSH1078FPGA_TCKH11
79FPGA_TDOG980FPGA_TDIH9

表2-14-1 con1连接器的引脚分配

CON2连接器的引脚分配

CON2管脚信号名称ZYNQ引脚号CON2管脚信号名称ZYNQ引脚号
1B34_L19_NN52B34_L13_NT1
3B34_L19_PN64B34_L13_PT2
5B34_L2_PJ76B34_L21_NN3
7B34_L2_NJ68B34_L21_PN4
9GND-10GND-
11B34_L1_PJ812B34_L12_NL4
13B34_L1_NK814B34_L12_PL5
15B34_L11_NK316B35_L4_PG8
17B34_L11_PK418B35_L4_NG7
19GND-20GND-
21B35_L24_PH122B35_L19_PH4
23B35_L24_NG124B35_L19_NH3
25B34_L8_NJ126B35_L22_PG3
27B34_L8_PJ228B35_L22_NG2
29GND-30GND-
31B35_IO25H532B35_L21_PE4
33B35_IO0H634B35_L21_NE3
35B35_L20_PG436B35_L2_PD7
37B35_L20_NF438B35_L2_ND6
39GND-40GND-
41B35_L5_PF542B35_L23_PF2
43B35_L5_NE544B35_L23_NF1
45B35_L6_PG646B35_L17_PE2
47B35_L6_NF648B35_L17_ND2
49GND-50GND-
51B35_L1_NE752B35_L16_PD1
53B35_L1_PF754B35_L16_NC1
55B35_L14_PD356B35_L18_NB1
57B35_L14_NC358B35_L18_PB2
59GND-60GND-
61B35_L12_NC462B35_L15_NA1
63B35_L12_PD564B35_L15_PA2
65B35_L11_NC566B35_L13_NB3
67B35_L11_PC668B35_L13_PB4
69GND-70GND-
71B35_L3_PE872B35_L10_NA4
73B35_L3_ND874B35_L10_PA5
75B35_L8_PB776B35_L9_NA6
77B35_L8_NB678B35_L9_PA7
79B35_L7_PC880B35_L7_NB8

表2-14-2 con2连接器的引脚分配

CON3连接器的引脚分配

CON3管脚信号名称ZYNQ引脚号CON3管脚信号名称ZYNQ引脚号
1MGT_CLK0_PU92--
3MGT_CLK0_NV94GND-
5GND-6MGT_RX2_ NAB9
7--8MGT_RX2_pAA9
9GND-10GND-
11MGT_RX1_PW812--
13MGT_RX1_NY814GND-
15GND-16MGT_TX2_PAA5
17--18MGT_TX2_NAB5
19GND-20GND-
21MGT_TX1_PW422--
23MGT_TX1_NY424GND-
25GND-26MGT_RX3_NY6
27--28MGT_RX3_PW6
29GND-30GND-
31MGT_RX0_PAA732--
33MGT_RX0_NAB734GND-
35GND-36MGT_TX3_PW2
37--38MGT_TX3_NY2
39GND-40GND-
41MGT_TX0_PAA342--
43MGT_TX0_NAB344--
45GND46B34_L3_PK7
47-48B34_L3_NL7
49GND-50GND-
51B34_L4_NM652--
53B34_L4_PL654--
55--56B34_L14_NU1
57--58B34_L14_PU2
59GND-60GND-
61B34_L20_NP562-
63B34_L20_PP664-
65--66B34_L9_NK2
67--68B34_L9_PJ3
69GND-70GND-
71B34_L10_NL172--
73B34_L10_PL274--
75--76--
77B34_IO25R878B34_L7_PJ5
79B34_IO0H880B34_L7_NK5

表2-14-3 con3连接器的引脚分配

CON4连接器的引脚分配

CON4管脚信号名称ZYNQ引脚号CON4管脚信号名称ZYNQ引脚号
1B13_L22_NU182B13_L20_PU19
3B13_L22_PU174B13_L20_NV19
5B13_L23_PV166B13_L19_NT17
7B13_L23_NW168B13_L19_PR17
9GND-10GND-
11B13_L14_NAA1712B13_L18_NAA20
13B13_L14_PAA1614B13_L18_PAA19
15B13_L13_NY1916B13_L15_NAB22
17B13_L13_PY1818B13_L15_PAB21
19GND-20GND-
21B13_L11_NAA1522B13_L21_PV18
23B13_L11_PAA1424B13_L21_NW18
25B13_L17_PAB1626B13_L24_PW17
27B13_L17_NAB1728B13_L24_NY17
29GND-30GND-
31B13_L16_NAB1932B13_L2_PV15
33B13_L16_PAB1834B13_L2_NW15
35B34_L22_PM436B13_L9_NAB14
37B34_L22_NM338B13_L9_PAB13
39GND-40GND-
41B13_L12_NY1542B13_L6_NU14
43B13_IO25U1644B13_L6_PU13
45B34_L6_PM846B34_L23_PR5
47B34_L6_NM748B34_L23_NR4
49GND-50GND-
51B13_L1_NV1452B13_L8_NAB12
53B13_L1_PV1354B13_L8_PAA12
55B13_L7_NAB1156B34_L17_NR2
57B13_L7_PAA1158B34_L17_PR3
59GND-60GND-
61B34_L24_PP762B34_L5_PN8
63B34_L24_NR764B34_L5_NP8
65B13_L4_PV1166B34_L18_PP3
67B13_L4_NW1168B34_L18_NP2
69GND-70GND-
71B13_L3_PW1272B13_L10_PY12
73B13_L3_NW1374B13_L10_NY13
75B13_L5_NU1276B34_L15_NM1
77B13_L5_PU1178B34_L15_PM2
79B34_L16_NP180B34_L16_PN1

表2-14-4 con4连接器的引脚分配

三、扩展板 ​

简介 ​

通过前面的功能简介，我们可以了解到扩展板部分的功能

  • 1路PCIEx2接口
  • 2路光纤接口
  • 2路10/100M/1000M以太网RJ-45接口
  • 1路HDMI视频输出接口
  • 1路HDMI视频输入接口
  • 4路USB HOST接口
  • 1路USB Uart通信接口
  • 1路SD卡接口
  • 2路40针扩展口
  • JTAG调试接口
  • 2个独立按键
  • 5个用户LED灯

千兆以太网接口 ​

AX7015B底板上有2路千兆以太网接口，其中1路以太网接口是连接的PS系统端，另外1路以太网接口是连接到PL的逻辑IO口上。连接到PL端的千兆以太网接口需要通过程序调用IP挂载到ZYNQ的AXI总线系统上。

以太网芯片采用景略半导体的工业级以太网GPHY芯片（JL2121-N040I）为用户提供网络通信服务。PS端的以太网PHY芯片是连接到ZYNQ的PS端BANK501的GPIO接口上。PL端的的以太网PHY芯片是连接到BANK35 的IO上。JL2121芯片支持10/100/1000 Mbps网络传输速率，通过RGMII接口跟Zynq7000系统的MAC层进行数据通信。JL2121支持ＭDI/MDX自适应，各种速度自适应，Master/Slave自适应，支持MDIO总线进行PHY的寄存器管理。

JL2121上电会检测一些特定的IO的电平状态，从而确定自己的工作模式。表3-2-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚说明配置值
RXD3_ADR0
RXC_ADR1
RXCTL_ADR2		MDIO/MDC 模式的PHY地址PHY Address 为 001
RXD1_TXDLYTX时钟2ns延时延时
RXD0_RXDLYRX时钟2ns延时延时

表3-2-1 PHY芯片默认配置值

当网络连接到千兆以太网时，ZYNQ和PHY芯片JL2121的数据传输时通过RGMII总线通信，传输时钟为125Mhz，数据在时钟的上升沿和下降样采样。

当网络连接到百兆以太网时，ZYNQ和PHY芯片JL2121的数据传输时通过RMII总线通信，传输时钟为25Mhz。数据在时钟的上升沿和下降样采样。

图3-2-1为ZYNQ PS端1路以太网PHY芯片连接示意图:

图片展示了ZYNQ PS端1路以太网PHY芯片的连接示意图，其中U34代表ZYNQ芯片，U4代表GPHY芯片（JL2121）。图中通过箭头和文字标注了多个信号线，包括PHY1_TXCK、PHY1_TXCTL、PHY1_RXCK、PHY1_RXCTL、PHY1_TXD0~PHY1_TXD3、PHY1_RXD0~PHY1_RXD3、PHY1_MDC、PHY1_MDIO和PHY1_RESET。这些信号线连接了ZYNQ芯片和GPHY芯片，用于数据传输和控制。该图在文档中用于说明ZYNQ PS端与GPHY连接的具体方式，帮助读者理解千兆以太网接口的硬件连接关系。

图3-2-1 ZYNQ PS系统与GPHY连接示意图

图3-2-2为ZYNQ PL端1路以太网PHY芯片连接示意图:

图片展示了ZYNQ PS端1路以太网PHY芯片的连接示意图，其中U34（BANK 35）与U5（GPHY）通过多个信号线连接，包括PHY2_TXCK、PHY2_TXCTL、PHY2_RXCK、PHY2_RXCTL、PHY2_TXD0-PHY2_TXD3、PHY2_MDC、PHY2_MDIO和PHY2_RESET。这些信号线在时钟的上升沿和下降沿进行数据采样。图片在上下文中起到解释ZYNQ PS端与GPHY连接关系的作用，帮助读者理解千兆以太网接口的硬件连接。

图3-2-2 ZYNQ PL端与4个GPHY连接示意图

PS端千兆以太网引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
PHY1_TXCKPS_MIO16_501D17RGMII 发送时钟
PHY1_TXD0PS_MIO17_501E14发送数据bit０
PHY1_TXD1PS_MIO18_501A16发送数据bit1
PHY1_TXD2PS_MIO19_501E13发送数据bit2
PHY1_TXD3PS_MIO20_501A15发送数据bit3
PHY1_TXCTLPS_MIO21_501F12发送使能信号
PHY1_RXCKPS_MIO22_501A9RGMII接收时钟
PHY1_RXD0PS_MIO23_501E12接收数据Bit0
PHY1_RXD1PS_MIO24_501B16接收数据Bit1
PHY1_RXD2PS_MIO25_501F11接收数据Bit2
PHY1_RXD3PS_MIO26_501A10接收数据Bit3
PHY1_RXCTLPS_MIO27_501D16接收数据有效信号
PHY1_MDCPS_MIO52_501D13MDIO管理时钟
PHY1_MDIOPS_MIO53_501C11MDIO管理数据
PHY1_RESETPS_MIO7D18复位信号

表3-2-2 PS以太网引脚分配

PL端千兆以太网引脚分配如下：

信号名称ZYNQ引脚名ZYNQ引脚号备注
PHY2_TXCKB35_L16_PD1RGMII 发送时钟
PHY2_TXD0B35_L23_PF2发送数据bit０
PHY2_TXD1B35_L23_NF1发送数据bit1
PHY2_TXD2B35_L17_PE2发送数据bit2
PHY2_TXD3B35_L17_ND2发送数据bit3
PHY2_TXCTLB35_L16_NC1发送使能信号
PHY2_RXCKB35_L13_PB4RGMII接收时钟
PHY2_RXD0B35_L15_PA2接收数据Bit0
PHY2_RXD1B35_L15_NA1接收数据Bit1
PHY2_RXD2B35_L18_PB2接收数据Bit2
PHY2_RXD3B35_L18_NB1接收数据Bit3
PHY2_RXCTLB35_L13_NB3接收数据有效信号
PHY2_MDCB35_L7_PC8MDIO管理时钟
PHY2_MDIOB35_L7_PB8MDIO管理数据
PHY2_RESETB35_L8_PB7复位信号

表3-2-3 PL以太网引脚分配

USB2.0 Host接口 ​

AX7015B底板上有4个USB2.0 HOST接口，USB2.0收发器采用的是一个1.8V的，高速的支持ULPI标准接口的USB3320C-EZK芯片，再通过一个USB HUB芯片USB2514扩展出4路USB HOST接口。ZYNQ的USB总线接口和USB3320C-EZK收发器相连接，实现高速的USB2.0 Host模式的数据通信。USB3320C的USB的数据和控制信号连接到ZYNQ芯片PS端的BANK501的IO口上，USB接口差分信号(DP/DM)连接到USB2514芯片扩展出4个USB接口。2个24MHz的晶振为分别为USB3320C和USB2514芯片提供系统时钟。

底板上为用户提供了4个USB HOST接口，USB接口为扁型USB接口(USB Type A)，方便用户同时连接不同的USB Slave外设(比如USB鼠标和USB键盘）。另外底板也为每个USB接口提供了+5V的电源。

ZYNQ处理器和USB3320C-EZK芯片及USB2514芯片连接的示意图如3-3-1所示：

图片展示了Zynq7000处理器与USB芯片间的连接示意图。Zynq7000处理器通过OTG_CLK、OTG_STP、OTG_NXT、OTG_DIR、OTG_DATA0-OTG_DATA7和OTG_RESET等信号与USB3320C-EZK芯片连接，而USB3320C-EZK芯片再通过DP/DM信号与USB2514芯片相连。USB2514芯片通过USB A-Type接口连接到外部的USB Slave外设。图片在上下文中起到解释Zynq7000处理器与USB芯片间连接关系的作用，帮助读者理解USB2.0 Host接口的硬件配置。

图3-3-1 Zynq7000和USB芯片间连接示意图

USB2.0引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
OTG_DATA4PS_MIO28_501A11USB数据Bit4
OTG_DIRPS_MIO29_501E15USB数据方向信号
OTG_STPPS_MIO30_501A12USB停止信号
OTG_NXTPS_MIO31_501F14USB下一数据信号
OTG_DATA0PS_MIO32_501C16USB数据Bit0
OTG_DATA1PS_MIO33_501G11USB数据Bit1
OTG_DATA2PS_MIO34_501B11USB数据Bit2
OTG_DATA3PS_MIO35_501F9USB数据Bit3
OTG_CLKPS_MIO36_501A14USB时钟信号
OTG_DATA5PS_MIO37_501B9USB数据Bit5
OTG_DATA6PS_MIO38_501F10USB数据Bit6
OTG_DATA7PS_MIO39_501C10USB数据Bit7
OTG_RESETNPS_MIO8_500E18USB复位信号

表3-3-1 USB2.0引脚分配

HDMI输出接口 ​

HDMI输出接口的实现，是选用Silion Image公司的SIL9134 HDMI（DVI）编码芯片，最高支持1080P@60Hz输出，支持3D输出。

其中，SIL9134的视频数字接口，音频数字接口和I2C配置接口和ZYNQ7000 PL部分的BANK34/35 IO相连，ZYNQ7000系统通过I2C管脚来对SIL9134进行初始化和控制操作。SIL9134芯片和ZYNQ7000的硬件连接示意图如下图3-4-1所示：

图片展示了SIL9134 HDMI（DVI）编码芯片与ZYNQ7000 PL部分的BANK34/35 IO连接示意图。图中，SIL9134的视频数字接口、音频数字接口和I2C配置接口分别与ZYNQ7000的相应引脚相连，ZYNQ7000通过I2C管脚对SIL9134进行初始化和控制操作。该图直观地展示了HDMI输出接口的设计原理，帮助读者理解ZYNQ7000与SIL9134之间的硬件连接关系。

图3-4-1 HDMI接口设计原理图

ZYNQ的引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
9134_CLKB35_L24_PH19134视频信号时钟
9134_HSB35_L21_PE49134视频信号行同步
9134_VSB35_L21_NE39134视频信号列同步
9134_DEB35_L22_NG29134视频信号有效
9134_D[0]B35_L22_PG39134视频信号数据0
9134_D[1]B35_L19_NH39134视频信号数据1
9134_D[2]B35_L19_PH49134视频信号数据2
9134_D[3]B35_L4_NG79134视频信号数据3
9134_D[4]B35_L4_PG89134视频信号数据4
9134_D[5]B35_L24_NG19134视频信号数据5
9134_D[6]B35_IO25H59134视频信号数据6
9134_D[7]B35_IO0H69134视频信号数据7
9134_D[8]B35_L20_PG49134视频信号数据8
9134_D[9]B35_L20_NF49134视频信号数据9
9134_D[10]B35_L5_PF59134视频信号数据10
9134_D[11]B35_L5_NE59134视频信号数据11
9134_D[12]B35_L6_PG69134视频信号数据12
9134_D[13]B35_L6_NF69134视频信号数据13
9134_D[14]B35_L1_NE79134视频信号数据14
9134_D[15]B35_L1_PF79134视频信号数据15
9134_D[16]B35_L14_PD39134视频信号数据16
9134_D[17]B35_L14_NC39134视频信号数据17
9134_D[18]B35_L12_NC49134视频信号数据18
9134_D[19]B35_L12_PD59134视频信号数据19
9134_D[20]B35_L11_NC59134视频信号数据20
9134_D[21]B35_L11_PC69134视频信号数据21
9134_D[22]B35_L3_PE89134视频信号数据22
9134_D[23]B35_L3_ND89134视频信号数据23
9134_SCKB34_L2_NJ69134音频接口I2S时钟
9134_SPDIFB34_L21_NN39134音频S/PDIF输入
9134_MCLKB34_L21_PN49134音频输入主时钟
9134_WSB34_L2_PJ79134音频接口I2S字选择
9134_SD0B34_L19_NN59134音频接口I2S数据
9134_SD1B34_L19_PN69134音频接口I2S数据
9134_SD2B34_L13_NT19134音频接口I2S数据
9134_SD3B34_L13_PT29134音频接口I2S数据
9134_nRESETB34_L12_NL49134复位信号
9134_INTB34_L12_PL59134中断信号
HDMI_SCLB34_L1_PJ89134 IIC控制时钟
HDMI _SDAB34_L1_NK89134 IIC控制数据

表3-4-1 HDMI输出接口引脚分配

HDMI输入接口 ​

HDMI输入接口我们采用了Silion Image公司的SIL9013 HDMI解码芯片，最高支持1080P@60Hz输入，支持不同格式的数据输出。；

其中，SIL9013的IIC配置接口也与FPGA的BANK13的IO相连，ZYNQ通过I2C总线的编程来对SIL9013进行初始化和控制操作，HDMI输入接口的硬件连接如图3-5-1所示。

图片展示了HDMI输入接口的硬件连接原理图，其中ZYNQ的BANK13和BANK34分别连接到SIL9013芯片的多个引脚，包括时钟、数据和控制信号。SIL9013芯片通过I2C总线与ZYNQ进行通信，用于初始化和控制操作。图片在上下文中起到解释HDMI输入接口硬件连接的作用，帮助读者理解SIL9013芯片与ZYNQ之间的通信机制。

图3-5-1 HDMI 输入原理图

ZYNQ的引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
9013_nRESETB34_L16_NP19013复位信号
9013_CLKB13_L14_PAA169013视频信号时钟
9013_HSB13_L20_PU199013视频信号行同步
9013_VSB13_L22_NU189013视频信号列同步
9013_DEB13_L20_NV199013视频信号有效
9013_D[0]B13_L22_PU179013视频信号数据0
9013_D[1]B13_L23_PV169013视频信号数据1
9013_D[2]B13_L23_NW169013视频信号数据2
9013_D[3]B13_L14_NAA179013视频信号数据3
9013_D[4]B13_L13_NY199013视频信号数据4
9013_D[5]B13_L13_PY189013视频信号数据5
9013_D[6]B13_L11_NAA159013视频信号数据6
9013_D[7]B13_L11_PAA149013视频信号数据7
9013_D[8]B13_L17_PAB169013视频信号数据8
9013_D[9]B13_L17_NAB179013视频信号数据9
9013_D[10]B13_L16_NAB199013视频信号数据10
9013_D[11]B13_L16_PAB189013视频信号数据11
9013_D[12]B13_L12_NY159013视频信号数据12
9013_D[13]B13_IO25U169013视频信号数据13
9013_D[14]B13_L1_NV149013视频信号数据14
9013_D[15]B13_L1_PV139013视频信号数据15
9013_D[16]B13_L7_NAB119013视频信号数据16
9013_D[17]B13_L7_PAA119013视频信号数据17
9013_D[18]B13_L4_PV119013视频信号数据18
9013_D[19]B13_L4_NW119013视频信号数据19
9013_D[20]B13_L3_PW129013视频信号数据20
9013_D[21]B13_L3_NW139013视频信号数据21
9013_D[22]B13_L5_NU129013视频信号数据22
9013_D[23]B13_L5_PU119013视频信号数据23
HDMI_SCLB34_L1_PJ89013 IIC控制时钟
HDMI _SDAB34_L1_NK89013 IIC控制数据

表3-5-1 HDMI 输入引脚分配

光纤接口 ​

AX7015B扩展板上有2路光纤接口，用户可以购买光模块(市场上1.25G，2.5G光模块）插入到这2个光纤接口中进行光纤数据通信。2路光纤接口分别跟ZYNQ的GTP收发器的2路RX/TX相连接，TX信号和RX信号都是以差分信号方式通过隔直电容连接ZYNQ和光模块，每路TX发送和RX接收数据速率高达6.125Gb/s。GTP收发器的参考时钟由核心板上的125M差分晶振提供。

FPGA和光纤设计示意图如下图3-6-1所示:

图片展示了ZYNQ芯片与两路光纤接口（OPT1和OPT2）的连接关系。ZYNQ芯片通过GTP收发器与光纤接口相连，每路光纤接口分别对应ZYNQ的两路RX/TX信号，信号以差分方式通过隔直电容传输。图片中的ZYNQ芯片和光纤接口详细标注了各引脚的功能，如SFP1_RX_P、SFP1_TX_P等，帮助理解光纤接口与ZYNQ芯片之间的信号传输关系。

图3-6-1 光纤设计示意图

两路光纤接口在扩展板的实物图如下图所示:

图片展示了AX7015B开发板上两路光纤接口的实物图，其中OPT1和OPT2接口清晰可见。每个接口由多个圆形孔组成，用于连接光纤模块。图片在文档中用于直观展示光纤接口的实际布局，帮助读者更好地理解光纤接口在开发板上的位置和连接方式。

图3-6-2 两路光纤通信接口实物图

OPT2光纤接口ZYNQ引脚分配如下：

网络名称ZYNQ引脚备注
SFP1_TX_PW2SFP光模块数据发送 Positive
SFP1_TX_NY2SFP光模块数据发送Negative
SFP1_RX_PW6SFP光模块数据接收 Positive
SFP1_RX_NY6SFP光模块数据接收Negative
SFP1_TX_DISU1SFP光模块光发射禁止，高有效
SFP1_LOSSU2SFP光接收LOSS信号，高表示没有接收到光信号
SFP1_IIC_SCLK7SFP光模块DDMI的I2C时钟
SFP1_IIC_SDAL7SFP光模块DDMI的I2C数据

注意：以上的管脚定义为AX7015B底板PCB板上丝印OPT2光纤接口

表3-6-1 光纤引脚分配

OPT1光纤接口ZYNQ引脚分配如下：

网络名称ZYNQ引脚备注
SFP2_TX_PAA5SFP光模块数据发送 Positive
SFP2_TX_NAB5SFP光模块数据发送Negative
SFP2_RX_PAA9SFP光模块数据接收 Positive
SFP2_RX_NAB9SFP光模块数据接收Negative
SFP2_TX_DISK2SFP光模块光发射禁止，高有效
SFP2_LOSSK5SFP光接收LOSS信号，高表示没有接收到光信号
SFP2_IIC_SCLJ5SFP光模块DDMI的I2C时钟
SFP2_IIC_SDAJ3SFP光模块DDMI的I2C数据

注意：以上的管脚定义为AX7015B底板PCB板上丝印OPT1光纤接口

表3-6-2 光纤引脚分配

PCIe x2接口 ​

AX7015B扩展板上提供一个工业级高速数据传输PCIe x2接口，PCIE卡的外形尺寸符合标准PCIe卡电气规范要求，可直接在普通台式机的 PCIe插槽上使用。

PCIe接口的收发信号直接跟FPGA的GTP收发器相连接，2通道的TX信号和RX信号都是以差分信号方式连接到FPGA，单通道通信速率可高达5G bit带宽。PCIe的参考时钟由电脑的PCIe插槽提供给开发板，参考时钟频率为100Mhz。

开发板的PCIe接口的设计示意图如下图3-7-1所示,其中TX发送信号和参考时钟CLK信号用AC耦合模式连接。

图片展示了PCIe x2接口的FPGA引脚分配示意图。左侧为ZYNQ芯片，右侧为PCIe卡槽，其中TX发送信号和参考时钟CLK信号用AC耦合模式连接。图片详细标注了PCIe信号的传输路径，包括PCIe_TX1_P/N、PCIe_TX0_P/N、PCIe_RX1_P/N、PCIe_RX0_P/N以及PCIe_CLK_P/N。该图在文档中用于直观展示PCIe x2接口的硬件连接关系，帮助读者理解PCIe信号的传输方式和FPGA引脚的分配。

图3-7-1 PCIe x2设计示意图

PCIe x2接口FPGA引脚分配如下：

网络名称FPGA引脚备注
PCIE_RX0_PW8PCIE通道0数据接收 Positive
PCIE_RX0_NY8PCIE通道0数据接收Negative
PCIE_RX1_PAA7PCIE通道1数据接收 Positive
PCIE_RX1_NAB7PCIE通道1数据接收Negative
PCIE_TX0_PW4PCIE通道0数据发送 Positive
PCIE_TX0_NY4PCIE通道0数据发送Negative
PCIE_TX1_PAA3PCIE通道1数据发送 Positive
PCIE_TX1_NAB3PCIE通道1数据发送Negative
PCIE_CLK_PU9PCIE的参考时钟 Positive
PCIE_CLK_NV9PCIE的参考时钟Negative

表3-7-1 PCIe引脚分配

USB转串口 ​

AX7015B底板上也配有串口接口，用于ZYNQ7000系统的整体调试， 转换芯片采用Silicon Labs CP2102GM的USB-UAR芯片, USB接口采用MINI USB接口，可以用一根USB线将它连接到上PC的USB口进行核心板的单独供电和串口数据通信 。

USB Uart电路设计的示意图如下图3-8-1所示:

图片展示了一个USB转串口电路的示意图，其中ZYNQ芯片通过UART_RXD和UART_TXD引脚与UART-USB模块连接。模块通过Mini USB接口与外部设备通信。该电路设计用于实现ZYNQ与外部串口设备之间的数据传输。图片在上下文中起到直观展示USB转串口电路连接关系的作用，帮助读者更好地理解电路设计。

图3-8-1 USB转串口示意图

UART转串口的ZYNQ引脚分配：

信号名称ZYNQ引脚名ZYNQ引脚号备注
UART_RXDPS_MIO13_500A17Uart数据输入
UART_TXDPS_MIO12_500C18Uart数据输出

表3-8-1 USB转串口引脚分配

SD卡槽 ​

AX7015B底板包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，用于存储ZYNQ芯片的BOOT程序，Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZYNQ的PS BANK501的IO信号相连，因为该BANK的VCCMIO设置为1.8V，但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。Zynq7000 PS和SD卡连接器的原理图如图3-9-1所示。

图片展示了Zynq-7开发板与SD卡连接的示意图。Zynq-7的MIO引脚通过电压电平转换器（TXS02612RTWR）连接到SD卡，其中SD_CLK、SD_CMD、SD_D0至SD_D3分别对应Zynq-7的PS_MIO40至PS_MIO45引脚。SD卡插入信号SD_CD通过PS_MIO10引脚连接。图片详细标注了各信号的连接关系，有助于理解SD卡与Zynq-7之间的数据传输路径。

图3-9-1 SD卡连接示意图

SD卡槽引脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
SD_CLKPS_MIO40E9SD时钟信号
SD_CMDPS_MIO41C15SD命令信号
SD_D0PS_MIO42D15SD数据Data0
SD_D1PS_MIO43B12SD数据Data1
SD_D2PS_MIO44E10SD数据Data2
SD_D3PS_MIO45B14SD数据Data3
SD_CDPS_MIO10G16SD卡插入信号

表3-9-1 SD卡引脚分配

JTAG接口 ​

在AX7015B底板上预留了一个JTAG接口，用于下载FPGA程序或者固化程序到FLASH。为了带电插拔造成对FPGA芯片的损坏，我们在JTAG信号上添加了保护二极管来保证信号的电压在FPGA接受的范围，避免FPGA的损坏。

图片展示了JTAG接口的原理图，包括FPGA的TCK、TDO、TMS和TDI信号线，以及用于保护FPGA的BAT54S二极管。此外，图片还标注了JTAG信号线的连接方式和电阻值。该原理图在上下文中用于说明AX7015B开发板上预留的JTAG接口，以及如何通过USB下载器连接PC进行ZYNQ的系统调试。

图3-10-1 JTAG接口原理图

下图为扩展板上JTAG接口实物图，用户可以通过我们提供的USB下载器连接PC和JTAG接口进行ZYNQ的系统调试 JTAG线插拔的时候注意不要热插拔。

LED 灯 ​

AX7015B底板上有6个红色LED灯，其中1个是电源指示灯(PWR)， 5个是用户LED灯。当底板供电后，电源指示灯会亮起； 5个用户LED灯一个连接到PS的MIO上，另外四个连接到PL的IO上，用户可以通过程序来控制亮和灭，当连接用户LED灯的IO电压为高时，用户LED灯熄灭，当连接IO电压为低时，用户LED会被点亮。LED灯硬件连接的示意图如图3-11-1所示：

图片内容：该图展示了AX7015B开发板上ZYNQ芯片与LED灯的硬件连接示意图。ZYNQ芯片的BANK 500引脚连接PS_LED，BANK 35引脚分别连接PL_LED1、PL_LED2、PL_LED3和PL_LED4。此外，图中还标注了3.3V电源和PWR地线的连接。图片在上下文中的作用：该图详细说明了底板LED灯的硬件连接方式，帮助用户理解ZYNQ芯片与LED灯之间的电气连接关系，确保用户能够正确地进行硬件连接。

图3-11-1 底板LED灯硬件连接示意图

底板用户LED灯的引脚分配

信号名称ZYNQ引脚名ZYNQ管脚号备注
PS_LEDPS_MIO9_500C19PS端用户LED灯
PL_LED1B35_L10_PA5PL端用户LED1灯
PL_LED2B35_L9_PA7PL端用户LED2灯
PL_LED3B35_L9_NA6PL端用户LED3灯
PL_LED4B35_L7_NB8PL端用户LED4灯

表3-11-1 用户LED灯引脚分配

用户按键 ​

AX7015B底板上有2个用户按键PS KEY和PL KEY，PS KEY连接到ZYNQ芯片PS的MIO管脚上，PL KEY连接到ZYNQ芯片PL的IO管脚上。按键按下，信号为低，ZYNQ芯片就是检测到低电平来判断按键是否按下。用户按键连接的示意图如图3-12-1所示：

图片展示了ZYNQ芯片的复位按键连接示意图，其中PS_KEY连接到ZYNQ管脚B19，标记为PS_MIO11_500，而PL_KEY连接到ZYNQ管脚AB12，标记为B13_L8_N。该图用于说明用户按键在ZYNQ系统中的具体连接方式，帮助用户理解如何通过按键实现系统复位和PL端的用户按键功能。

图3-12-1 用户按键连接示意图

用户按键的ZYNQ管脚分配

信号名称ZYNQ引脚名ZYNQ引脚号备注
PS_KEYPS_MIO11_500B19ZYNQ系统复位信号
PL_KEYB13_L8_NAB12PL端的用户按键

图3-12-1 复位按键连接示意图

扩展口 ​

AX7015B底板预留了1个2.54mm标准间距的40针的扩展口J12，用于连接黑金的各个模块或者用户自己设计的外面电路，扩展口有40个信号，其中，5V电源1路，3.3V电源2路，地3路，IO口34路。切勿IO直接跟5V设备直接连接，以免烧坏ZYNQ7000芯片。如果要接5V设备，需要接电平转换芯片。

扩展口(J12)的电路如下图3-13-1所示

图片展示了一个J12扩展口的电路原理图，其中包含了40个信号引脚的详细分配。引脚从1到40依次排列，每个引脚都标有相应的IO名称，如IO1_1N至IO1_17P。电路中还标注了5V电源（VCC5V）和3.3V电源（VCC3V3）的连接位置。该图在文档中用于说明AX7015B底板上J12扩展口的引脚分配情况，帮助用户理解如何正确连接外部设备。

图3-13-1 扩展口J12原理图

J12扩展口ZYNQ的引脚分配

引脚编号ZYNQ引脚引脚编号ZYNQ引脚
1GND2+5V（输出）
3M14M2
5Y136Y12
7P28P3
9R710P7
11P812N8
13R214R3
15R416R5
17M718M8
19M320M4
21U1422U13
23AB1424AB13
25W1526V15
27Y1728W17
29W1830V18
31AB2232AB21
33AA2034AA19
35T1736R17
37GND38GND
39+3.3V（输出）40+3.3V（输出）

表3-13-1 扩展口J12引脚分配

供电电源 ​

开发板的电源输入电压为DC12V，可以通过PCIE插槽或者外接+12V电源给板子供电。外接电源供电时请使用开发板自带的电源,不要用其他规格的电源，以免损坏开发板。底板上通过3路DC/DC电源芯片ETA1471FT2G转换成+5V，+3.3V和1.8V四路电源。扩展上的电源设计如下图3-14-1所示:

图片内容：该图展示了底板电源原理图，其中12V电源通过ETA1471芯片转换成+5V、+3.3V和+1.8V三路电源，每路电源输出电流为3A。图片在上下文中的作用：该图详细说明了底板电源的设计，通过ETA1471芯片将12V电源转换为不同电压的电源，确保开发板能够稳定运行。

图3-14-1 底板电源原理图

底板结构图 ​

图片内容：这是一张AX7015B开发板的底板结构图，图中标注了开发板的尺寸，长188毫米，宽176毫米，高106毫米。开发板上分布着多个电路模块和接口，包括多个电源模块和连接器。图中还标注了ALINX的标志，表明这是ALINX公司的产品。 图片作用：这张底板结构图在文档中用于展示AX7015B开发板的整体布局和尺寸，帮助读者更好地理解开发板的物理结构和电源设计。

图3-15-1 正面图（Top View）

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